介绍如何设计SDRAM控制器

                        sdr_sdramWhite  Paper  SDR  SDRAM  ControllerIntroductionThe  single  data  rate  (SDR)  synchronous  dynamic  random  access  memory  (SDRAM)  controller  provides  a  simplified  interface  to  industry  standard  SDR  SDRAM.  The  SDR  SDRAM  Controller  is  available  in  either  Verilog  HDL  or  VHDL  and  is  optimized  for  the  Altera  APEX  architecture.  The  SDR  SDRAM  Controller  supports  the  following  features:■  ■  ■  ■  ■  ■  ■  ■  ■Burst  lengths  of  1,  2,  4,  or  8  data  words  CAS  latency  of  2  or  3  clock  cycles  16-bit  programmable  refresh  counter  used  for  automatic  refresh  2-chip  selects  for  SDRAM  devices  Supports  the  NOP,  READA,  WRITEA,  AUTO_REFRESH,  PRECHARGE,  ACTIVATE,  BURST_STOP,  and  LOAD_MR  commands  Support  for  full-page  mode  operation  Data  mask  line  for  write  operations  PLL  to  increase  system  performance  Support  for  data-path  ……