第２９卷第４期
２００８年１２月
内
蒙古农业大学学报
½½
Ｉ½½½½
Ｍ½½½½½½½
Ａ½½½½½½½½½½½
Ｕ½½½½½½½½½
Ｖ０１．２９
Ｄ½½．２００８
Ｎ½．４
Ｊ½½½½½
用ＦＰＧＡ实现直接序列扩频通信’
孙嘉鹏１，张杰２，程浩３，张昱‘
（１．内蒙古电子信息职业技术学院电子工程系．呼和浩特０１００１１；
内蒙古农业大学计算机与信息工程学院．呼和浩特０１００１８；３．郑州大学电气工程学院．郑州４５（１１３０１；
４．北京建筑工程学院．北京１０００４４）
２．
摘要：扩频通信½为第３代移动通信的核心技术，系统需要完成快速复杂的信号处理。对电路的处理速度提出了更
高的要求。本文以直接序列扩频通信为对象，用½件Ｐ½½½９９ＳＥ设计了以ＦＰＧＡ芯片ＥＰ½½３Ｔ１４４Ｃ８Ｎ为核心的系统
硬件电路，并将ＶＨＤＬ程序下½½到硬件电路的ＥＰ½Ｃ３Ｔ１４４ ＣＳＮ芯片中。得到了实际的较为满意的扩频信号波½，证
明实现了扩频调制。实验结果表明本系统与传统的实现方式相比，系统的稳定性、可靠性和处理速度大大提高，减
少了硬件延时，½现了ＦＰＧＡ的高速并行处理½力和全硬件实现的特点。
关键词： 扩频通信；ＦＰＧＡ； 伪随机序列
文献标识码：Ａ
中图分类号：ＴＰ３１５
文章编号：１００９—３５７５（２００８）０４—０２３９—０５
ＲＥＡＬＩＺＩＮＧ
ＴＨＥ
ＤＩＲＥＣＴ ＳＥＱＵＥＮＣＥ ＳＰＲＥＡＤ
ＳＰＥＣＴＲＵＭ ＣＯＭＭＵＮ½ＣＡＴＩＯＮ
ＷＩＴＨ
ＦＰＧＡ
（１．½½Ｚ姆矿戤½½￡肌】½½
Ｅ½½／船½½½½，Ｉ½½½½ Ｍ½½½½／／½
Ｃ½／／½½½矿½½½½½½½½½½
Ｚ
Ｃ½½½½½½矿Ｃ½½½½½½½＆Ｉ½½½½½½½½½½
３．
４．
Ｅ½½½½½½½½½½，Ｉ½½½½
½½½½½½½½½½½，执棚妇０１００１１，Ｃ½½½½；
Ｍ½½½½½½½ Ａ舒½，½½½½２
Ｖ½½½½½½½½½，½½½½½½
０１００１８，Ｃ½½½½；
１０００４４，Ｃ½½½½）
Ｃ½½½½½½矿Ｅ½½½½½½枷Ｅ½½½½½½½½½½ ½½Ｚ½½½别½½½
Ｕ½½½½½劫，，½７切皤勘“４５０００１，Ｃ½½½½；
＆咖皤Ｕ½½½½½½½½½ ½½Ｃ½½½½
Ｅ½½½½½½½½½½
½½½Ａ½½½½½½½½½½½，日½½．½½½½
Ａ½½½½½½½：
Ｓ½½½½½ Ｓ½½½½½½½
Ｃ½½½½½½½½½½∞髓½
½½Ｉ½Ｉ½—½½½½½½½½½½ ½½½½½½ ½½½½½½½½½½½½½½
½½½½½½½½½½．½½½
½½Ｂ½½½
½½．Ｉ½
½½
½½ ½½½½
½½½½
½½½
½½½½½½½ ½½½，１½½ ½½½½½½½½½½，½½½ ½½½½½½½ ½½½
½½½
½
½½½½½½ ½½½½½½½½½½
½½税－½．Ｂ½½½½
Ｏ½½
½½½½½½
８踟［½½½½½½
½½½½½½ ½½½½½½½½ ½½½½½½½－
½½½½½½½。½唧½血½
ＰＩ½½½½９９ＳＥ
½½½½½
ＶＨＤＬ ½½½
½½½½½½½½½½
½½½½½½½½
½½½½½½½½
½½
½½
ＥＰ½½３Ｔ１４４Ｃ８Ｎ ½½½½ ＦＰＧＡ
½½
½½½
½½½½
½½ ½½½ ½½½½½½ ½舡½½½Ｋ½［＇½
½½½½½½½，½½½
½½½½½。
½½½ ½½½½½½½½ ½½½½½½½½
½½½½
ＥＰ½ Ｃ３Ｔ１４４ Ｃ８Ｎ．½½½½
½½½½
½½½½ ½½½½½½½½½ ½½½½
½½½
½½½½½½ ½½½½½½ ½½½½½½½½
½½½½½½
Ｗ½½½
½½½½ ½½½
½½½½½½—½½½½½½½½ ½½½½½½½½½½．
１１址½½½½½½½ ½½½½ ½½½½ ½½½ ½½½½½½
Ｗ½½
½½½ ½½½½½½½½½½½ ½½½½½½，½½½½½½
½½½½½½½½½，½½½½½½½½½½½ ½½½
½½½½½½½ ½½½½½½½½½ ½½½½½½½½½½
½½½½½
½½½
½½½½½½½
½½Ｌ½½½½½℃½½½½½，½½½½½½½½½½
½½½ ＦＰＧＡ ½½½½—½½½½½
½½½½½½½½
½½½½½½½½½½ ½½Ｌ½½½￥２＂½
Ｋ½½
ＷＯ½½½：
½½
Ｓ½½½½½耳目½½唧½½½½½½½½½½½½½；ＦＰＧＡ；½½½½½½—½½½½½½唧½½½½
求‘”。
½½½½½½½ ½½½½ ½½½½½½½½ ½½½ ½½½½½½½½．
扩频通信½．２】，即扩展频谱通信技术（Ｓ½½½½½
Ｓ½½½½½½½
并½提供可行的方法来满足不断变化的标准要
本文通过对扩频通信系统的仔细研究，对本系
统进行了整½分析后，划分出了各个功½模块，然后
在Ｑ½½½½½½½Ｉ ＦＰＧＡ设计开发平台上完成½件设计，
最后完成系统的硬件电路。
Ｃ½½½½½½½½½½½½），它与光纤通信、卫星通信
一同被誉为进入信息时代的３大高技术通信传输方
式。
由于ＦＰＧＡ在性½、成本、灵活性和功耗等方面
的优势，基于ＦＰＧＡ的信号处理器已广泛应用于各
种信号处理领域。ＦＰＧＡ提供了极强的灵活性，可让
设计者开发出满足多种标准的产品。ＦＰＧＡ所固有
的灵活性和性½也可让设计者紧跟新标准的变化，
扩频通信相关原理
扩展频谱通信系统是指待传输信息的频谱用某
・
一），女，讲师。主要从摹电子与通信方面的研究．
箨霎品羿；２孙００矗８晨－１（０－０９１９７５一），女，讲师。主要从事电子与通信方面的研究．
½者简介：孙矗晨（
万方数据
内
蒙
古
农
业
大
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学
报
２００８年
个特定的扩频½数扩展后成为½频带信号，然后送
人信道中传输，再利用相应手段将其压缩，从而获取
传输信息的通信系统。即在传输同样信息时所需的
射频带½，远比我们熟悉的各种调制方式要求的带
½要½的多。也就是扩频前的信息码元带½远小于
½噪声的自相关½数具有８（Ｔ）½数的特点，说
明它具有尖锐的自相关特性。½是对于½噪声信号
的产生、加工和复制至今存在着许多技术上的困难。
然而，有许多易于产生又便于加工和控制的伪随机
噪声序列，它们的统计特性逼近于高斯½噪声的统
计特性。在这里引用伪噪声序列的统计特性，借以
说明扩展频谱技术的实质。
设某种伪随机序列周期为Ｐ，且码元½是二元域
½１，一１½上的元，假设一个周期为Ｐ，码元为茗的伪
随机序列Ｘ的½一化自相关½数为心】：
１
Ｐ
扩频后的扩频码序列（½½½½）的带½。信息已不再是
决定调制信号带½的１个重要因素，其调制信号的
带½主要由扩频½数来决定。一般常用的扩频½数
为伪随机编码信号…。
扩展频谱技术的理论基础可用香农（Ｃ．Ｅ．Ｓ½½½—
½½½）信道容量公式
Ｃ＝哗（１＋Ｓ／Ｎ）
来描述。该公式表明，在高斯信道中½传输系统的
信号噪声功率比Ｓ／Ｎ下降时，可用增加系统传输带
½½的办法来保持信道容量Ｃ不变。对于任意给
定的信号噪声功率比，可以用增大传输带½来获得
较½的信息差错率。扩展频谱技术正是利用这一原
理，用高速率的扩频码来达到扩展待传输的数字信
息带½的目的。扩频通信系统的带½比常规通信½
制大几百倍至几千倍。故在相同的信噪比条件下，
具有较强的抗噪声干扰的½力。
另外旺】，香农又指出：在高斯噪声的干扰下，在
平均功率受限的信道上，实现有效和可靠通信的最
½信号是具有½噪声统计特性的信号。这是因为高
斯½噪声信号具有理想的自相关特性它的自相关½
数为：
Ｒ½（½）＝½Ｐ，½１１
½÷∑茗＾＋，
½－『＝０时（模½）
½．『≠０时（模½）
【÷∑茗＾＋。
，１２１
式中：＿『＝０，１，２，３，…，Ｐ—½。½伪随机序列码
长Ｐ取足够长或Ｐ趋于无穷时。上式可简化为：
½½
½Ｊ＝０时（模½）
．
Ｒ½（½：Ｊ
”７
½－＿１＊０½Ｊ≠０时（模½）
Ｐ
可以看到式中½Ｐ足够长或趋于无穷时，该伪
随机序列和½噪声信号有类似的统计特性，也就是
逼近于高斯信道要求的最½信号½式。所以用伪随
机码扩展待传基带信号的扩展频谱通信系统，优于
常规通信½制。
扩频通信系统分为直接序列扩展频谱系统、跳
频扩频系统、跳时扩频系统和混合式扩频系统。在
本系统的实现中，采用直接序列扩展频谱系统，它是
目前应用较广泛的１种扩展频谱系统。
直接序列扩展频谱系统的系统原理图见图½。
Ｒ（丁）＝≠一『＋∞一。½（∞）∥如＝；％（½）
½即，＝留
旧源
未茹管
Ｈ躺器
卜＠卜½
Ｍ序列发７卜器
射频振荡器
，旧机
½
½射频滤波器卜½—½基带滤波器１
数控振荡器
Ｍ序列发，１－．器
图½
直接序列扩展频谱系统的系统原理图
Ｆ½½．１
Ｄ½½½½½∞½∞ＩＩ∞Ｂ½½½½½
６弘嘲删½½½½½½
½½½½½½
½½½½½½½½½
½½½½½½½
万方数据
第４期
孙嘉鹏等：
用ＦＰＧＡ实现直接序列扩频通信
２４½
数据源经过基带的编码器处理后，系统½用由
Ｍ序列发生器产生的伪随机码（ＰＮ ½½½½）对信息比
特进行模２加得到扩频序列，然后用这个扩频序列
对½½波进行调制。最后发射到空中。ＰＮ码的码速
比原始信息码速度高很多，每一ＰＮ码的长度（即
Ｃ½½½½度）很小。
由非线性反馈移½存储器产生的周期最长的序
列简称为Ｍ序列。在实际工程应用中，½序列比较
成熟，½是Ｍ序列与½½序列相比，最主要的优点是
数量大，即同样级数Ｎ的移½寄存器½够产生的平
移不等价Ｍ序列的总数比½½序列的大的多，且随着
Ｎ的增大而迅速增加。½序列是最长线性移½寄存
器序列，而Ｍ序列是非线性移½寄存器产生的周期
最长的序列。现在。随着ＥＤＡ技术的发展，这种算
法已可利用ＶＨＤＬ语言在ＦＰＧＡ上实现。
计，如时钟电路的实现、下½½电路的实现、输入输出
接１２１电路的实现、Ｄ／Ａ½换电路的实现等；然后将
ＶＨＤＬ语言文件½换为ＦＰＧＡ芯片支持的下½½文
件，经过计算机并口或者专用下½½芯片烧写在ＦＰＧＡ
芯片中，再通过数字示波器完成其硬件调试工½。
２．１
系统½件设计部分
在系统的½件设计实现中，采用了ＶＨＤＬ硬件
描述语言进行设计，并在Ａ½½½½½公司的Ｑ½½½½½½ＩＩ½
件中完成程序编写、语言编译和调试和硬件下½½工
½‘‘一８１。
本系统的½件设计部分由信息码输入模块、伪
随机码产生模块、异或模块、差分模块、ＢＰＳＫ调制模
块和噪声产生模块组成。把上述各个模块连接起
来，然后进行编译、仿真，下½½到硬件电路的
ＥＰ½ Ｃ３Ｔ１４４
Ｃ８Ｎ芯片中，就½完成相应功½，完成系
统的构建。
２基于ＶＨＤＬ语言的ＦＰＧＡ实现
直序扩频通信系统的整½设计与实现，包括系
统的½件设计与实现和硬件设计与实现。其设计主
要思路为：先完成系统的½件设计，即用ＶＨＤＬ硬件
描述语言在Ｑ½½½½½½½Ｉ设计平台下进行扩频通信系
统的语言描述，通过功½和时序仿真；同时构建以
ＦＰＧＡ芯片为主½的硬件电路，完成其外围电路设
伪随机序列产生模块是其中一重要的模块，该
模块的主要功½是½在１６分频（即１．２５ＭＨＺ）时钟
下，在½½信号½½½和伪随机信号½缈循环移½信
号½½控制下，输出６４½伪随机序列，该序列的初始
值为５９５５３６５５½２５５２½５５。该模块由两个子模块组
成½Ｊ。其框图如图２所示。
图２伪随机序列产生模块
隐．２
Ｐ½½½½½—½½½½½½
½½½½½½½½ ½½½ ½½½½½½ ½½½½½½½
其中１个子模块ＭＣＯＤＥＡＲＲＡＹ的功½是在½½
和½½½的控制下并行输出６４½的伪随机序列，另１
下【，一½½】．
■
●
½½½½½½½½½½½½
½½½½½½ ½½
½½½½½½½½½½
½½
个子模块ＳＨＩＦＴＲＥＧ６４的功½是将并行输入的６４
½伪随机序列串行输出。
子模块ＭＣＯＤＥＡＲＲＡＹ的部分ＶＨＤＬ程序如
½½舀½
½½½½½½½（½½½）
½½½½½
万方数据
２４２
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２００８年
½½（½½½‘½½½½½
为‘½’时
½½½＝’１’）½½½½——在时钟上升沿
½½½ ½½½½；
½½½ ½½；
½½½ ½½；
½½½ ½½½½½½½；
½½½ ½½½½½；
½½（∞＝’½’）½½½½——如果½½信号
½½½½（０）＜＝’½’；——并行输出６４
½伪随机序列
½½½½（１）＜＝’０’
……………………●
２．２系统硬件设计部分
硬件部分的设计主要完成３块电路板的设计，
即ＦＰＧＡ下½½电路板１（下½½方式为Ｂ½½½Ｂ½½½½½½下
½½电缆与ＦＰＧＡ配½芯片）、ＦＰＧＡ下½½电路板２（下
½½方式为Ｂ½½½Ｂ½½½½½½下½½电缆和单片机配½）、Ｄ／Ａ
½换及信号放大电路板‘５．１引。
½½½½（６２）＜＝’１’；
½½½½（６３）＜＝’０’；
½½½½
½½½ Ｉ ½½ ６３ ½½½½½½ ０
½½½½——½½½信号为‘０’时
½½½½（½）＜＝’０’；——并行输出全‘０’
下½½电路模块
圈
该硬件系统的主要功½为：
Ｐ
ＦＰＧＡ芯片
（ＥＰ½Ｃ３Ｔ１４４Ｃ８Ｎ
－－－－－＿
．Ｄ／Ａ½换
模块
Ｔ
时钟
图３系统整½硬件结构框图
Ｆ½½．３
Ｓ½½½½½ ½½Ｉ½½Ｋ½½
½½½½½½½½½½½½
½½½½½½½
圈
½比较高，非常适合扩频通信采用。
２．３
（１）支持Ｂ½½½Ｂ½½½½½½ＭＶ下½½电缆、ＥＰＣ２ＬＣ２０
ＰＦＧＡ配½芯片、单片机控制ＦＰＧＡ下½½电路３种方
式对ＦＰＧＡ进行配½，其中ＦＰＧＡ下½½电路板½和２
两块电路板可以单独½为ＦＰＧＡ设计实验电路板½
用。再辅助外部的电路可以进行ＦＰＧＡ设计与开发。
（２）扩频通信信息码的输人通过八½拨码开关
½人．八½扩频传输控制½也由八½拨码开关½入，
如信息码½½控制½、信息码清零控制½、伪随机码
½½控制½、伪随机码½½控制½等，采用这种设计
方法可以很方便的对系统的参数做修改。
（３）Ｄ／Ａ模块和运算放大器模块放在½块电路
板上，方便与Ｆ½½½下½½电路板进行连接，也可以单
独进行调试。Ｄ／Ａ½换芯片采用ＴＨＳ５６５１Ａ，支持
的输人速率为１２５ＭＨ½，并行数据½度为十½；运算
放大器采用ＴＨＳ４００１，支持的输入速率达到
２７０ＭＨ½。由于Ｄ／Ａ芯片和运放芯片支持的输人频率
系统的验证及输入输出波½说明
本系统测试所用示波器为带½为２００ＭＨ½、可跟
踪四路信号输入、可进行单路信号的数学运算。如
ＦＦＴ运算和两路信号运算，如相加相减运算、½色显
示、可存储波½于闪存卡的数字示波器。下面所述
的各个波½图均用该设备采集。
（１）系统时钟信号
本系统的时钟为２０ＭＨ½，采用的晶振为有源晶
½振荡器。
（２）系统数字合成正弦波½
该系统ＢＰ½Ｋ调制所用１．２５ＭＨ½正弦信号为
ＦＰＧＡ器件在２０ＭＨ½时钟½用下。通过正弦查找表
的方式输出１０½待Ｄ／Ａ½换的数据，然后通过Ｄ／
Ａ½换芯片ＴＨＳ５６５１Ａ和放大器芯片ＴＨＳ４００１来输
出。
（３）系统输出信号
万方数据
第４期
孙嘉鹏等：
用ＦＰＧＡ实现直接序列扩频通信
“３
系统输出为ＢＰＳＫ调制的扩频信号，如图４所
示。
运行该系统，通过仪器观测系统的工½情况，本
系统已完成预定设计功½。具½分析如下：
在上图中，输出的已经进行差分编码的扩频序
列为“１１０１１００１１０００”，如图中上边所示波½，然后对
该序列进行ＰＳＫ调制即得到扩频序列的ＤＰＳＫ波
½，如图中下边所示波½。我们还可以看到，½差分
编码后的码元为‘１’时，正弦信号的起始相½为０，
而码元为‘０’时，起始相½为订。从波½图中还可以
看到，较之扩频序列波½，ＤＰＳＫ波½要延迟大约０．４
½８，大约为半个１．２５ＭＨ½正弦信号周期，这是由于
在设计中由于时钟分频产生的误差。
图４输出扩频序列及其ＰＳＫ调制波½图
Ｆ½½．４
Ｏ½½½½½证½½
½½½½½½½½，￥½½½½½½呛½½½ ＰＳＫ ½½½½½½½½½½ ½½½½½½½½½½½
社，２００５．
３
结论
本论文在对通信信号的扩频处理和ＤＰＳＫ调制
［４½
［５½
［６½
［７½
［８½
［９½
［１０½
［１１½
［１２½
李虎．一种扩频通信调制器的ＦＰＧＡ设计与仿真［Ｊ】．
今日电子，２００８．
张½炜．直序扩频通信系统的ＳＹＳＴＥＭＶＩ以仿真及其
ＦＰＧＡ实现（发送端设计）［Ｄ】．河北大学。２００５．
张欣．扩频通信数字基带信号处理算法及其ＶＬＳＩ实现
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黄任．ＶＨＤＬ入门解惑经典实例经验总结［Ｍ½．北京航
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路而红．专用集成电路设计与电子设计自动化［Ｍ】．
清华大学出版社，２００４．
进行研究的基础上，在Ａ½½½½½公司的ＦＰＧＡ开发平台
Ｑ½½½½½½½½Ｉ上实现了１个基带扩频通信系统的主要模
块及相关的子模块，并进行了相应的仿真，仿真通
过后，将程序下½½到硬件电路的ＥＰ½Ｃ３Ｔ１４４ Ｃ８Ｎ芯
片中，得到了实际的较为满意的扩频信号波½，证明
实现了扩频调制。实验结果表明本系统与传统的实
现方式相比，系统的稳定性、可靠性和处理速度大大
提高，减少了硬件延时，½现了ＦＰＧＡ的高速并行处
理½力和全硬件实现的特点。
参考文献：
［１】
［２】
嬲．
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万方数据
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