74F194 pdf,74F194 datasheet

74F194  4-bit  bidirectional  universal  shift  registerThe  functional  characteristics  of  the  74F194  4-Bit  Bidirectional  ShiftRegister  are  indicated  in  the  Logic  Diagram  and  Function  Table.  Theregister  is  fully  synchronous,  with  all  operations  taking  place  in  lessthan  9ns  (typical)  for  74F,  making  the  device  especially  useful  forimplementing  very  high  speed  CPUs,  or  for  memory  buffer  registers.The  74F194  design  has  special  logic  features  which  increase  therange  of  application.  The  synchronous  operation  of  the  device  isdetermined  by  two  Mode  Select  inputs,  S0  and  S1.  As  shown  in  theMode  Select-Function  Table,  data  can  be  entered  and  shifted  fromleft  to  right  (shift  right,  Q0"Q1,  etc.),  or  right  to  left  (shift  left,Q3"Q2,  etc.),  or  parallel  data  can  be  entered,  loading  all  4  bits  ofthe  register  simultaneously.  When  both  S0  and  S1  are  Low,  existingdata  is  retained  in  a  hold  (do  nothing)  mode.  The  first  and  laststages  provide  D-type  Serial  Data  inputs  (DSR,  DSL)  to  allowmultistage  shift  right  or  shift  left  data  transfers  without  interferingwith  parallel  load  operation.  Mode  Select  and  data  inputs  on  the74F194  are  edge-triggered,  responding  only  to  the  Low-to-Hightransition  of  the  Clock  (CP).  Therefore,  the  only  timing  restriction  isthat  the  Mode  Select  and  selected  data  inputs  must  be  stable  onesetup  time  prior  to  the  Low-to-High  transition  of  the  clock  pulse.Signals  on  the  Mode  Select,  Parallel  Data  (D0–D3)  and  Serial  Data(DSR,  DSL)  can  change  when  the  clock  is  in  either  state,  providedonly  the  recommended  setup  and  hold  times,  with  respect  to  theclock  rising  edge,  are  observed.  The  four  Parallel  Data  inputs(D0–D3)  are  D-type  inputs.  Data  appearing  on  (D0–D3)  inputs  whenS0  and  S1  are  High  is  transferred  to  the  Q0–Q3  outputsrespectively,  following  the  next  Low-to-High  transition  of  the  clock.When  Low,  the  asynchronous  Master  Reset  (MR)  overrides  all  otherinput  conditions  and  forces  the  Q  outputs  Low.