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Verilog的135个经典设计实例

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标签： Verilog 个经典设计实

Verilog的135个经典设计实例王金明：《 Verilog HDL 程序设计教程》【例 3.1】4 位全加器module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule【例 3.2】4 位计数器module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] out; always @(posedge clk) begin if (reset) else end endmodule out

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