74HC163 pdf datasheet

MM74HC160  SynchronousDecade  Counter  with  Asynchronous  ClearMM54HC161/MM74HC161  SynchronousBinary  Counter  with  Asynchronous  ClearMM54HC162/MM74HC162  SynchronousDecade  Counter  with  Synchronous  ClearMM54HC163/MM74HC163  SynchronousBinary  Counter  with  Synchronous  ClearGeneral  Des  criptionThe  MM54HC160/MM74HC160,  MM54HC161/MM74HC161,  MM54HC162/MM74HC162,  andMM54HC163/MM74HC163  synchronous  presettable  countersutilize  advanced  silicon-gate  CMOS  technology  and  internallook-ahead  carry  logic  for  use  in  high  speed  countingapplications.  They  offer  the  high  noise  immunity  and  lowpower  consumption  inherent  to  CMOS  with  speeds  similarto  low  power  Schottky  TTL.  The  'HC160  and  the  'HC162  are4  bit  decade  counters,  and  the  'HC161  and  the  'HC163  are4  bit  binary  counters.  All  flip-flops  are  clocked  simultaneouslyon  the  low  to  high  transition  (positive  edge)  of  the  CLOCKinput  waveform.These  counters  may  be  preset  using  the  LOAD  input.  Presettingof  all  four  flip-flops  is  synchronous  to  the  rising  edgeof  CLOCK.  When  LOAD  is  held  low  counting  is  disabled  andthe  data  on  the  A,  B,  C,  and  D  inputs  is  loaded  into  thecounter  on  the  rising  edge  of  CLOCK.  If  the  load  input  istaken  high  before  the  positive  edge  of  CLOCK  the  countoperation  will  be  unaffected.All  of  these  counters  may  be  cleared  by  utilizing  the  CLEARinput.  The  clear  function  on  the  MM54HC162/MM74HC162and  MM54HC163/MM74HC163  counters  are  synchronousto  the  clock.  That  is,  the  counters  are  cleared  on  the  positiveedge  of  CLOCK  while  the  clear  input  is  held  low.The  MM54HC160/MM74HC160  and  MM54HC161/MM74HC161  counters  are  cleared  asynchronously.  Whenthe  CLEAR  is  taken  low  the  counter  is  cleared  immediatelyregardless  of  the  CLOCK.Two  active  high  enable  inputs  (ENP  and  ENT)  and  a  RIPPLECARRY  (RC)  output  are  provided  to  enable  easy  cascadingof  counters.  Both  ENABLE  inputs  must  be  high  tocount.  The  ENT  input  also  enables  the  RC  output.  Whenenabled,  the  RC  outputs  a  positive  pulse  when  the  counteroverflows.  This  pulse  is  approximately  equal  in  duration  tothe  high  level  portion  of  the  QA  output.  The  RC  output  is  fedto  successive  cascaded  stages  to  facilitate  easy  implementationof  N-bit  counters.All  inputs  are  protected  from  damage  due  to  static  dischargeby  diodes  to  VCC  and  ground.