URAT_VHDL 8.8 URAT VHDL程序与仿真。1. 顶层程序与仿真（1）顶层程序--文件名：top.vhd。--功能：顶层映射。--最后修改日期：2004.3.24。library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity top is Port (clk32mhz,reset,rxd,xmit_cmd_p_in:in std_logic; --总的输入输出信号的定义 rec_ready,txd_out,txd_done_out:out std_logic; txdbuf_in:in std_logic_vector(7 downto 0); --待发送数据输入 rec_buf:out std_logic_vector(7 downto 0)); --接收数据缓冲end top;architecture Behavioral of top iscomponent reciever Port (bclkr,resetr,rxdr:in std_logic; r_ready:out std_logic; rbuf:out std_logic_vector(7 downto 0));end component;component transfer Port (bclkt,resett,xmit_cmd_p:in std_logic; txdbuf:in std_logic_v……
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