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qsys操作手册

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  • 日期: 2015-07-21
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标签: QSYS

QSYS

QSYS操作的详细说明

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5 2013 QII510241300 QII510241300 10 优化 Qsys 系统性能 本章节对 Altera Qsys 系统集成工具生成的设计提供了优化系统互联性能的信息 互联逻辑 interconnect logic 是所有大型系统的基础,用于连接硬件模块或组件 创建互联逻辑容易出现问题,需要大量时间写入,并且在设计要求变更时很难进行修 改Qsys 系统集成工具提供一个自动生成和优化的互联,被设计成满足您的系统要 求,从而可以解决这些问题 Qsys 支持标准的 Avalon AMBA AXI3 10 版本 AMBA AXI4 20 版本 和 AMBA APB 3 10 版本 接口关于 Avalon 和 AMBA 接口的详细信息,请参考 Avalon Interface Specifications和 ARM 网站上的 AMBA Protocol Specifications不支持 AXI4Lite f 关于确定使用哪种接口标准来创建您的 Qsys 设计的的详细信息,请参考 Quartus II Handbook卷 1 中的 Creating a Syst......

5? 2013? QII51024-13.0.0 QII51024-13.0.0 10. 优化 Qsys 系统性能 本章节对 Altera® Qsys 系统集成工具生成的设计提供了优化系统互联性能的信息。 互联逻辑 (interconnect logic) 是所有大型系统的基础,用于连接硬件模块或组件。 创建互联逻辑容易出现问题,需要大量时间写入,并且在设计要求变更时很难进行修 改。Qsys 系统集成工具提供一个自动生成和优化的互联,被设计成满足您的系统要 求,从而可以解决这些问题。 Qsys 支持标准的 Avalon®, AMBA® AXI3 ™ (1.0 版本 ), AMBA AXI4 ™ (2.0 版本 ) 和 AMBA APB ™ 3 (1.0 版本 ) 接口。关于 Avalon 和 AMBA 接口的详细信息,请参考 Avalon Interface Specifications和 ARM® 网站上的 AMBA Protocol Specifications。不支持 AXI4-Lite。 f 关于确定使用哪种接口标准来创建您的 Qsys 设计的的详细信息,请参考 Quartus II Handbook卷 1 中的 Creating a System With Qsys章节。 本章中建议的以下设计实践有助于改善您的 Qsys 设计的时钟频率,数据吞吐量,逻辑 使用或者功耗。当设计一个 Qsys 系统时,除了 Qsys 提供的自动优化,您还要根据您 的设计意图和目标来进一步优化系统性能。 接下来的章节描述了对互联逻辑优化的 Qsys 支持: ■ 第 10-1 页 “ 采用 Avalon 和 AXI 接口进行设计 ” ■ 第 10-3 页 “ 在系统中使用层次结构 ” ■ 第 10-4 页 “ 在存储器映射系统中使用并发机制 ” ■ 第 10-8 页 “ 插入流水线级以增加系统频率 ” ■ 第 10-9 页 “ 使用 Avalon 桥接 ” ■ 第 10-20 页 “ 增加传输数据吞吐量 ” ■ 第 10-25 页 “ 降低逻辑使用 (Reducing Logic Utilization)” ■ 第 10-30 页 “ 降低功耗 ” ■ 第 10-35 页 “ 设计实例 ” 采用 Avalon 和 AXI 接口进行设计 存储器映射接口 (memory-mapped interface) 的 Qsys Avalon 和 AXI 互联是连接主从 接口的灵活的,部分的交叉交换矩阵。 Avalon Streaming (Avalon-ST) 链路连接点到点单向接口,通常用于数据流应用。每 一对组件的连接都不需要数据源与数据接收 (data source and sink) 之间的仲裁。 由于 Qsys 支持复用的存储器映射和数据流连接,因此您可以实现在单一设计中对控制 使用复用逻辑和对数据使用数据流逻辑的系统。 © 2013 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered Quartus II 13.0 手册 卷 1:设计与综合 2013 年 5 月 Twitter 反馈 订阅 10–2 第 10 章:优化 Qsys 系统性能 采用 Avalon 和 AXI 接口进行设计 f 关于设计数据流和存储器映射组件的详细信息,请参考 Quartus II Handbook卷 1 中的 Creating Qsys Components章节。 设计数据流组件 当设计数据流组件接口时,您必须考虑系统中每个组件的集成与通信。通常要考虑的 一点是:从内部缓冲数据以适应组件间的延迟。例如,如果由于置低 ready 信号导致 组件的 Avalon-ST 输出或者源的流数据被反压,那么此组件必须反压它的输入或者 sink 接口来避免上溢。 您可以在组件的输出侧使用 FIFO 来实现内部处理反压情况,这样即使输出端出现了反 压,输入端仍能接受更多的数据。当 FIFO 有足够的剩余空间来满足内部延迟时,使用 FIFO 的 almost full 信号反压 sink 接口或输入数据。 当数据可用时,通过 FIFO 的 not empty 标记驱动输出接口或源接口的数据有效信号。 1 Quartus II 12.1 不提供 AXI 流和桥接组件。 设计存储器映射组件 采用存储器映射组件进行设计时,您可以使用第 10-2 页 “ 从组件中控制和状态寄存 器 (CSR) 的实例 ” 实现任何包含映射到存储器位置的多个寄存器的组件。实现读写存 储器映射传输的组件需要三个主要构建模块:地址解码器,寄存器文件和读复用器。 图 10-1 显示如何实现一组四个输出寄存器来支持从逻辑的软件读回。 图 10-1. 从组件中控制和状态寄存器 (CSR) 的实例 Avalon-MM Slave Port readdata[31:0] read address[1:0] Q D EN Decode 2:4 address[1:0] write EN writedata[31:0] Quartus II 13.0 手册 卷 1:设计与综合 0 1 2 3 User Logic Read Multiplexer s Register File D Q EN D Q EN D Q EN D Q EN Altera 公司 2013 年 5 月 第 10 章:优化 Qsys 系统性能 在系统中使用层次结构 10–3 解码器使能相应的 32-bit 或 64-bit 寄存器用于写操作。对于读操作,地址位驱动复 用器选择位。 read 信号寄存来自复用器的数据,添加流水线阶段,使组件达到更高的 时钟频率。此组件有写等待状态和一个读等待状态。或者,如果要实现较高的数据吞 吐量,那么需要将读和写等状态都设为零,然后指定读延迟为 1,因为组件也支持流水 线读操作。 在系统中使用层次结构 使用层次结构可以将一个系统分成更小的子系统,这些子系统在顶层 Qsys 系统中能够 连接在一起。您可以使用层次结构来简化与存储器映射系统中每个主端口连接的从端 口的验证控制。在您的设计中开始实现子系统之前,应该根据下面指南在顶层规划系 统层次化模块: ■ 规划共享资源 — 例如,确定共享资源在系统层次结构中的最佳位置。例如,如果 两个子系统共享资源,那么您应该将使用这些资源的组件添加到更高层的系统中, 这样更容易存取。 ■ 规划子系统之间的共享地址空间 — 规划地址空间确保对子系统之间的桥接设置正确 的大小。 ■ 规划添加到您系统中的延迟量 — 在子系统之间添加流水线桥接时,可能要对整个系 统添加更多的延迟。通过零周期延迟参数化流水线桥接可以降低添加的延迟。 图 10-2 显示了基于信息传递共享资源的两个 Nios II 处理器子系统的实例。每个子系 统中的桥接导出 Nios II data master 到包含互斥组件 (mutual exclusion component) 和共享存储器组件 ( 可能是另一个片上 RAM, 或者用于片外 RAM 器件的控制 器 ) 的顶层系统。 图 10-2. 子系统间的详细传递 Top-Level System Nios II Processor M M Arbiter S On-Chip Memory Subsystem Subsystem Pipeline Bridges Nios II Processor M M Arbiter Arbiter Arbiter S PIO S UART S Mutex S Shared Memory S On-Chip Memory S PIO S UART Shared Resources for Message Passing Altera 公司 2013 年 5 月 Quartus II 13.0 手册 卷 1:设计与综合 10–4 第 10 章:优化 Qsys 系统性能 在存储器映射系统中使用并发机制 如果一个设计包含一个或多个相同的功能单元,那么该功能单元能够定义为一个子系 统,并且在顶层系统中能够被多次例化。通过对每个通道例化相同的子系统,您也可 以设计用于处理多个数据通道的系统。与更大的非层次化的系统比较,这一方法更容 易维护。此外,这样的系统更容易缩扩,因为通过子系统要求的倍数可以计算出所需 资源。 图 10-3 显示了一个包含三个子系统的设计,每个子系统分别处理不同的通道。 图 10-3. 多通道系统 Input Data Stream Channel 1 System Output Data Stream Input Data Stream Channel 2 System Output Data Stream Input Data Stream Channel N System Output Data Stream Nios II Processor M M Arbiter S S S On-Chip Memory Input Data Stream Input Data Stream 在存储器映射系统中使用并发机制 Qsys 互联使用 FPGA 中的并行硬件,使您能够将并行机制设计到您的系统中,并能够同 时处理多个传输。接下来的部分描述了设计选择,这些设计选择能够增加您系统中的 并行度。 创建多个主接口 实现并发机制要求系统中有多个主接口。包含处理器的系统要至少要包含两个主接口, 因为处理器包含独立的指令和数据主接口。主组件分为以下几类: ■ 通用处理器,例如 Nios II 处理器 ■ DMA ( 直接存储器存取 ) 引擎 Quartus II 13.0 手册 卷 1:设计与综合 Altera 公司 2013 年 5 月 第 10 章:优化 Qsys 系统性能 在存储器映射系统中使用并发机制 10–5 ■ 通信接口,例如 PCI Express 由于 Qsys 生成一个具有从端仲裁的互联,因此您系统中的每个主接口能够并行发出传 输。系统中的主接口只要不将传输发送到同一从接口就能并行发出传输。并行机制受 限于共享任意特定从接口的主接口的数量。如果您的设计要求更高的数据吞吐量,那 么可以增加主从接口的数量来增加同时出现的传输数量。关于详细信息,请参考第 10- 7 页 “ 创建多个从接口 ”。 图 10-4 显示了具有三个主接口的系统,其中的连线是那些可同时有效 (active) 的连 接实例。 图 10-4. Avalon 多个主接口并行存取 Nios II Processor DMA Engine PCI Express Interface M M M M S M S S Arbiter S Arbiter S Dual-Port On-Chip Memory External Memory Controller External Memory Controller M S Avalon Master Port Avalon Slave Port Concurrent Access Possible 在此 Avalon 实例中,DMA 引擎通过 Avalon-MM 读和写主接口运行。然而,AXI DMA 接 口通常只有一个主接口,因为在 AXI 标准中主接口上的读写通道是独立的,并能够同 时处理多个传输。 Altera 公司 2013 年 5 月 Quartus II 13.0 手册 卷 1:设计与综合
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stprahb
没鸟用,不值得下载
2017-03-27 20:38:45回复
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$(function(){ var appid = $(".select li a").data("channel"); $(".select li a").click(function(){ var appid = $(this).data("channel"); $('.select dt').html($(this).html()); $('#channel').val(appid); }) })
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