信号完整性基础
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目½
信号完整性描述⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯3
数字技术和信息时代⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯3
逐渐增长的带½为数字系统设计带来的挑战⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯3 - 4
信号完整性概念回顾⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯4 - 8
数字信号时序产生的问题⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯5
隔离模拟故障⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯6
眼图 快速鉴定信号完整性问题的捷径⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯8
：
信号完整性测量需求⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯9 - 25
½用逻辑分析仪发现逻辑信号故障⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯9
逻辑分析仪探头方案⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯10
½用示波器揭秘模拟信号故障⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯12
示波器探测解决方案⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯16
½用实时频谱分析仪进行频域分析⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯17
利用集成测量工具识别信号完整性问题⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯19
简化复杂的抖动测量⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯20
½用时域反射仪进行关键的阻抗测量⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯22
信号发生器构建完整的测试系统⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯24
小结⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯26
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信号完整性基础
信号完整性描述
根据定义，
“完整性” “完整和无损害的” 同样，
是指
。
一个具有良½的完整性的数字信号有干净、快速的上
升沿；稳定和有效的逻辑电平；准确的时间½½和没有
任½的瞬态跳变。
高速的数据传输技术支持更为强大的计算机应用，如
3D 游戏和电脑辅助设计程序。先进的三维图像需要大
量的数据在 CPU、内存、显卡中进行传输。
计算机技术只是带½信息时代的一个方面的。
数字通信
设备设计工程师(尤其是那些大力发展固½和移动½的基
础设½)正逐步采用 40 G 的光、电数据传输技术。与此
同时，在数字高清视频技术领域，正在设计下一代传输
高清晰、互动视频的设备。
众多技术正在推动数据传输率进步。
新兴的串行总线正
在打破并行总线构架的瓶颈。在一些情况下，故意增加
系统时钟抖动以减少意外辐射。
更小、
更密集的电路板，
采用球栅阵列封装和埋孔设计，
这些½已成为IC芯片供
应商寻求最大限度地提高密度并½量减少路径长度新的
方式。
对于系统开发者而言，
不断发展的技术，
½得系统
开发、
生产和维护完整、
无损害信号的数字系统越
来越困难。
本文的目的是提供引一些有关在数字系统信号完整性
相关的见解，并说明其原因，特点，½响和解决方案。
数字技术和信息时代
二十多年前出现的个人电脑和蜂窝电话技术，已经从
技术创新逐渐演变为生活必需品。
对于他们，
总的发展
趋势保持不变：要求更多的功½和服务，
需要更多的带
½。
第一代个人电脑，
用户会为建立一个简单的电子表
格而感到振奋。½到了现在，他们的需求详细的图½、
高品质的音频，
以及快速的流视频。
此外，
手机也不再
仅仅只是满足人们的交谈需求。
我们周围的世界现在越来越多的依赖于信息快速、可
靠的传递。
术语
“信息时代”
是用来½容这个新的相互
交织、相互依存，以数据为基础的时代。
半导½技术上持续的突破，已经在 PC 总线架构，½络
基础设½，数字无线通信得到广泛的应用。在个人电
脑，特别是在服务器处理器的速度已经升级到 GHz 的
范围内，同时内存的吞吐量和内部总线速度也随之上
升。
逐渐增长的带½为数字系统设计带来的挑战
今天的数字带½的“竞赛”需要有创新思维。现在的总
线周期比20年前要快一千多倍。
曾经在毫秒时间内发生
的数据交互，
现在要以纳秒来衡量。
为了实现这一改进，
信号边沿的速度比以往任½时候要快 100 倍以上。
然而，电路板的技术由于某些物理现实的限制，未½跟
上信号带½的发展。
芯片见得传输时间大致没有发生变
化。½然几½尺寸缩小，电路板仍需要足够的空间容纳
IC 器件，连接器，无源元件，½然，还有总线本身。空
间意味着距离，
距离意味着延迟 - 这就是高速信号的最
重要的挑战之一。
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重要的是要记½，
边沿的速度或上升时间，
数字信号可
以携带比自身重复频率更高频的½量。
实际上，
这些较
高的高频½量成分，
用来构造理想的快速½换的数字信
号。
今天的高速串行总线，
在时钟速率的第 5 次谐波上
往往有大量的½量集中。
因此，6 英寸长的电路板走线，在传输上升时间小于 4
或 6 纳秒的信号时，
会变成一段传输线。
电路板的走线
不再是简单的导½。
在较½的频率，
走线主要呈现出电
阻特性。随着频率增加，
走线开始更像一个电容。
在最
高频率，走线的电感发挥更大的½用。
信号完整性问题会在高频时凸显出来。
传输线阻抗的½
响是至关重要的。
沿着走线的阻抗不连续会增加信号的
反射，
减慢信号的边缘，增加串扰。
½电路板的地平面
和电源层呈现感性时，原有的电源去耦功效将大打折
扣。
越来越快的边沿所产生的信号的波长越来越短，
½波长
和走线长度可比时，会造成意想不到的辐射电磁干扰
(EMI)。这些辐射½量的可½会导致串扰和数字设备
EMC (电磁兼容)测试的失败。
更快的速度一般也意味着更大的电流消耗，
因此极为容
易引起地弹效应，尤其是在多个信号同时跳变时。此
外，
较高的电流会产生更多的电磁辐射½量，
必然引起
串扰的发生。
随着数据传输率提高到千兆范围以后，
数字设计师面对
所有的挫折½来自于高频设计。
一个理想的数字脉冲的
时间和振幅应该是一致的，
没有偏差和抖动，
并快速干
净的跳变。
随着系统速度增加，
越来越难以维持理想的
信号特征，因此我们需要认真考虑的信号完整性问题。
信号完整性概念回顾
频率在千兆赫范围内，
大量方面会½响信号的完整性：
信号路径的设计，阻抗和负½½，
走线阻抗的½响，
甚至
电源的分配。
设计工程师的任务是从一开始最大限度地减少这
些问题，一旦出现及时纠正他们。
为了做到这一点，
必须进行信号损伤来源的调查：数字
问题和模拟问题。
数字信号时序产生的问题
从事新技术应用的工程师在设计数字系统时，
可½会遇
到在数字½式上表现出的信号完整性问题。
二进制信号
在总线上或设备的输出产生不正确的值。
这些错误可½
会出现在信号的波½上(例如用逻辑分析仪进行定时测
量)，他们也可½会出现在状态或协议层。只需要一个
错误的比特½就可以整个系统崩溃。
数字信号畸变源于许多根源。
时间有关的问题特别是共
同的：
总线冲突
½两个驱动器设备尝试同一时间½用相同的总线时
会发生总线冲突。
通常，
一个驱动器应该保持高阻状
态，
不妨碍其他驱动器同时发送数据。
如果高阻不及
时改变，两驱动器则相互冲突。无论是那个驱动器，
½会迫½总线的振幅达不到阈值电压。这将导致一
个的逻辑水平应该是“ 1 ” 却变成“ 0 ”
。对于高速
总线，源端和接收端的总线冲突会由于飞行时间会
变得更加复杂。
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每一个设计的细节½很重要
频率在百兆量级以上的时钟信号，
下列设计细节对
减少信号完整性问题非常的重要：
时钟分布
走线布局
残桩问题
噪声容限
阻抗匹配和负½½
传输线效应
信号回流电流
端接
去耦
电源分布
亚稳态－亚稳态是一个不确定或不稳定数据状态，
例
如违反建立 / 保持时间信号输入，输出信号可½是延
迟出现或出现一个完全错误的电平，
如欠幅脉冲，
一
个毛刺，或者错误的逻辑电平。
无效输入－无效输入是指对于多输入端逻辑器件的信
号输入，
出现没有预定义的逻辑组合。
原因可½是由
于输入信号之间各种各样的问题或者延迟造成的。
码间干扰(ISI)－码间干扰是指一个符号干扰一些列紧
随其后的符号，
造成信号的失真。
这是由于走线的高
频率损耗和反射所导致的噪声和抖动引起的。
逻辑分析仪是强大的测量工具，
可以帮助用户获取和分
析数字信号。
今天先进逻辑分析仪可以同时捕获上千个
测试点的信号，
然后显示信号的数字脉冲和信号间的时
间关系。
像这种常规类型的逻辑分析仪，
在波½上无法区分幅度
的错误或者毛刺，½管它们含有不正确的数据，½½有
可½被看½有效的逻辑电平。
可以½用数据列表显示来
发现异常的数据。
例如用十六进制数表示所采集信号的
内容，½数据列表显示也不½解释错误的根本原因。如
果没有进一步的手段探测到的信号的行为，
单纯靠逻辑
分析仪是很难找到的逻辑错误的原因的。
建立/保持时间违规－越来越快的数字系统会½得建
立 / 保持时间违规的问题越来越明显。
一个时钟锁存
的器件，
如一个D触发器，
要求数据在时钟边沿到来
前保持稳定电平。
这就是所谓的
“建立”
时间。
同样，
输入数据必须在时钟边沿到来后继续有效。这就是
所谓的“保持” 时间。违反建立或保持时间的要求，
可½会导致不可预测故障的输出，或可½会导致输
出数据根本没有翻½。建立和保持时间的要求会随
着器件速度增加而减少，
½时序关系更加难以处理。
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