80486系统架构

About  This  BookThe  MindShare  Architecture  Series1Organization  of  This  Book.......2Who  Should  Read  This  Book  ..3Prerequisite  Knowledge...........4Documentation  Conventions...4Hex  Notation.4Binary  Notation....................4Decimal  Notation.................4Signal  Name  Representation.......5Identification  of  Bit  Fields...5We  Want  Your  Feedback  ..........5E-Mail/Phone/FAX  ............5Bulletin  Board.6Mailing  Address  ..................6Chapter  1:  80486  OverviewSystem  Performance  Prior  to  the  80486.................7The  Memory  Bottleneck  ...........7The  Static  Ram,  or  SRAM,  Solution..................8The  External  Cache  Solution  .......8Advantage:  Reduces  Many  Memory  Accesses  to  Zero  Wait  States.8Disadvantage:  Memory  Accesses  Still  Bound  By  Bus  Speed...8The  80486  Solution:  Internal  Code/Data  Cache  9Faster  Memory  Accesses.......9Frees  Up  the  Bus...........9The  Floating-Point  Bottleneck  9The  80386/80387  Solution  10The  80486  Solution:  Integrate  the  FPU...........10The  80486  Microarchitecture..10The  Intel  Family  of  486  Processors  12Chapter  2:  Functional  UnitsThe  80486  Functional  Units....13Introduction.13The  80486  Bus  Unit............15The  80486  Cache  Unit........15The  Instruction  Pipeline/Decode  Unit  ..........16Instruction  Prefetch  ....17Two-Stage  Instruction  Decode.................18Execution  .....................18Register  Write-Back....18The  Control  Unit  ................18The  Floating-Point  Unit  ....19The  Datapath  Unit  .............19The  Memory  Management  Unit  (MMU).......20Chapter  3:  The  Hardware  InterfaceHardware  Interface..................21General  21Clock  .......23Address...23Data  Bus..24Data  Bus  Parity...25Bus  Cycle  Definition...............26Bus  Cycle  Control  ....................27Burst  Control  ......28Interrupts28Bus  Arbitration..29Cache  Invalidation  ..................30Cache  Control  .....30Numeric  Error  Reporting........32Bus  Size  Control.32Address  Mask.....33SL  Technology...33Boundary  Scan  Interface  ........34Upgrade  Processor  Support  ...35Chapter  4:  The  486  Cache  and  Line  Fill  OperationsThe  486  Caching  Solution  ......37The  486  Internal  Cache......37The  Advantage  of  a  Level  2  Cache.................38The  486  with  an  L2  Look-Through  Cache  ..........38Handling  of  I/O  Reads  .....40Handling  of  I/O  Writes  ....40Handling  of  Memory  Reads......40Handling  of  Memory  Writes  .....41Handling  of  Memory  Reads  by  Another  Bus  Master  ....................41When  a  Write-Through  Policy  is  Used  ...42When  a  Write-Back  Policy  is  Used..........42Handling  of  Memory  Writes  by  Another  Bus  Master  ...................42When  a  Write-Through  Policy  is  Used  ...43When  a  Write-Back  Policy  is  Used..........43The  Bus  Snooping  Process  .....45Summary  of  the  L2  Look-Through  Cache  Designs  ......45The  486  with  an  L2  Look-Aside  Cache  ...............46Anatomy  of  a  Memory  Read..48The  Internal  Cache's  View  of  Main  Memory  48L1  Memory  Read  Request  49The  Structure  of  the  L1  Cache  Controller......49Set  the  Cache  Stage............50The  Cache  Look-Up...........52The  Bus  Cycle  Request  ......52Memory  Subsystem  Agrees  to  Perform  a  Line  Fill  ..54Cache  Line  Fill  Defined.....55Conversion  to  a  Cache  Line  Fill  Operation  ...56L2  Cache's  Interpretation  of  the  Memory  Address  ..56The  L2  Cache  Look-Up  .....57The  Affect  of  the  L2  Cache  Read  Miss  on  the  Microprocessor  .....57Organization  of  the  DRAM  Main  Memory...57The  Cache  Line  Fill  Transfer  Sequence..........58The  First  Doubleword  Is  Read  from  DRAM  Memory  ...................59First  Doubleword  Transferred  to  the  L2  Cache  andthe  80486  Microprocessor  .59Memory  Subsystem's  Treatment  of  the  Next  ThreeDoubleword  Addresses  ....60Transfer  of  the  Second  Doubleword  to  the  Microprocessor  .........60Memory  Subsystem  Latching  of  the  Third  and  Fourth  Doublewords  .61Transfer  of  the  Third  Doubleword.................61The  Beginning  of  the  End  .62Transfer  of  the  Fourth  and  Final  Doubleword.62Internal  Cache  Update  ......62Summary  of  the  Memory  Read.64Burst  Transfers  from  Four-Way  Interleaved  Memory  .64Burst  Transfers  from  L2  Cache.......66The  Interrupted  Burst  .............67Cache  Line  Fill  Without  Bursting..69Internal  Cache  Handling  of  Memory  Writes.....73Invalidation  Cycles  (486  Cache  Snooping)  ........73L1  and  L2  Cache  Control  ........74Chapter  5:  Bus  Transactions  (Non-Cache)Overview  of  486  Bus  Cycles...77Bus  Cycle  Definition...............78Interrupt  Acknowledge  Bus  Cycle  79Special  Cycles....79Shutdown  Special  Cycle  ...80Flush  Special  Cycle............80Halt  Special  Cycle..............80Stop  Grant  Acknowledge  .81Write-Back  Special  Cycle  ..81Non-Burst  Bus  Cycles  .............81Transfers  with  8-,16-,  and  32-bit  Devices  ...........82Address  Translation..........82Data  Bus  Steering...............84Non-Cacheable  Burst  Reads  ..85Non-Cacheable  Burst  Writes  .87Locked  Transfers89Pseudo-Locked  Transfers  .......89Transactions  and  BOFF#  (Bus  Cycle  Restart)  ....90The  Bus  Cycle  State  Machine91I/O  Recovery  Time...................92Write  Buffers  ......93General  93The  Write  Buffers  and  I/O  Cycles..................94Chapter  6:  SL  TechnologyIntroduction  to  SL  Technology  Used  in  the  486  Processors..............95System  Management  Mode  (SMM)  ....................96System  Management  Memory  (SMRAM).....98The  SMRAM  Address  Map98Initializing  SMRAM.101Changing  the  SMRAM  Base  Address...101Entering  SMM..................101The  System  Asserts  SMI  ...101Back-to-Back  SMI  Requests.............102SMI  and  Cache  Coherency..............102Pending  Writes  are  Flushed  to  System  Memory...................102SMIACT#  is  Asserted  (SMRAM  Accessed)......103Processor  Saves  Its  State  ...103Auto-HALT  Restart....105SMM  Revision  Identifier  .................105SMBASE  Slot  ......106I/O  Instruction  Restart  ....................106The  Processor  Enters  SMM  ....................107Address  Space...........108Exceptions  and  Interrupts  108Executing  the  SMI  Handler  .....109Exiting  SMM.....................109Processor’s  Response  to  RSM.................109State  Save  Area  Restored..110Maintaining  Cache  Coherency  When  SMRAM  is  Cacheable.......111486  Clock  Control...................111The  Stop  Grant  State........111Stop  Clock  State  ...............113Auto-HALT  Power  Down  .......113Stop  Clock  Snoop  State  ...114Chapter  7:  Summary  of  Software  ChangesChanges  to  the  Software  Environment.............115Instruction  Set  Enhancements......116The  Register  Set  .....................117Base  Architecture  Registers.....117The  System-Level  Registers.....119Control  Register  0  (CR0)...120Cache  Disable  (CD)  and  Not  Write-Through  (NW)  ......121Alignment  Mask  (AM).....................121Write-Protect  (WP)  .....122Numeric  Exception  (NE)  .................122Control  Register  2  (CR2)...122Control  Register  3  (CR3)...123Control  Register  4  (CR4)...123Global  Des  criptor  Table  Register  (GDTR)........124Interrupt  Des  criptor  Table  Register  (IDTR)  .....124Task  State  Segment  Register  (TR)..........124Local  Des  criptor  Table  Register  (LDTR)..124Virtual  Paging  ..................125The  Floating-Point  Registers  ..................126The  Debug  and  Test  Registers  ...............128Chapter  8:  The  486SX  and  487SX  ProcessorsIntroduction  to  the  80486SX  and  80487SX  Processors131The  486SX  Signal  Interface  ..132Register  Differences..............132Chapter  9:  The  486DX2  and  486SX2  ProcessorsThe  Clock  Doubler  Processors  .....135Chapter  10:  The  Write  Back  Enhanced  486DX2Introduction  to  the  Write  Back  Enhanced  486DX2  .....137Advantage  of  the  Write-Back  Policy  .................138The  Write-Through  Policy.......138The  Write-Back  Policy.....139Signal  Interface  139New  Signals139Existing  Signals  with  Modified  Functionality141The  MESI  Model....................141Write  Back  Enhanced  486DX2  System  without  an  L2  Cache..........144Cache  Line  Fill..................144Bus  Master  Read  —  Processor  Snoop  ..........146Bus  Master  Write  —  Processor  Snoop  .........148Write  Back  Enhanced  486DX2  System  with  an  L2  Cache................150The  L2  Cache  with  a  Write-Through  Policy151The  L2  Cache  with  a  Write-Back  Policy.......152Snoop  Cycle  During  Cache  Line  Fill  ............152Special  Cycles...155Clock  Control...156Chapter  11:  The  486DX4  ProcessorPrimary  Feature  of  the  486DX4  Processor  ........159Clock  Multiplier  ....................15916KB  Internal  Cache..............1605vdc  Tolerant  Design  ............162Glossary165Index......183