著名EDA公司一搏科技关于DDR3设计的文章,受益匪浅
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DDR3布线设计要点总结来源:一博自媒体 时间:20161010 类别:文 肖勇超 一博科技高速先生团队队员 DDR3的设计有着严格等长要求,归结起来分为两类以64位的DDR3为例: 数据 DQDQSDQM:组内等长,误差控制在20MIL以内,组间不需要考虑等长地址控制时钟信号:地址控制信号以时钟作参考,误差控制在100MIL以内,AddressControl与CLK归为一组,因为AddressControl是以CLK的下降沿触发的由DDR控制器输出,DDR颗粒由CLK的上升沿锁存AddressControl总线上的状态,所以需要严格控制CLK与AddressCommandControl之间的时序关系,确保DDR颗粒能够获得足够的建立和保持时间关注等长的目的就是为了等时,绕等长时需要注意以下几点:1确认芯片是否有Pindelay绕线时要确保Pindelay开关已经打开 2同组信号走在同层,保证不会因换层影响实际的等时同样的换层结构,换层前后的等长要匹配,即时等长不同层的传播延时需要考虑,如走在表层与走在内层,其传播速度是不一样的,所以在走线的时候需要考虑,表层走线尽量短,......
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