H o l t e k
M C U
抗 雜 訊 對 策 與 程 式 可 靠 性 設 計
(1)
軟件處理:得當之軟件處½措½，可增加系統穩定性與可靠度。
並提昇產品對電源或輻射雜訊之免疫力。軟件處理的越周詳嚴密
系統性½就越穩定安全。
(a) WDT
選用時½用
2
條指令
clr wdt1; clr wdt2
為了避免
MCU
在死迴圈中的
WDT
清除因此在程式中½用
clr wdt1
…
.
….
Clr wdt2
可以避免當機在死迴圈中時
WDT
無法啟動!
(b)
在啟用中斷程式時,stack[堆疊]需保留一層以提供中斷程式啟
動時之即時處理!如
HT48R05A-1
有二層
STACK，在½用中斷
程式情況下副程式最½只
CALL
一層，以保證中斷發生之及
時處理不被延遲。在不得不½用二層
stack
狀況下則暫時將中
斷遮½。
(c)
在高雜訊的環境下儘量不½用外部中斷。
(d)
注意
5
種不同的啟動方式有不同的處理流程
Power Reset; Normal WDT Time Out Reset; Normal Reset
; Halt Reset ; Halt WDT Time out
甲、Power
reset
: power delay 1ms
以後待電源與
IC
均到達
穩態，先關閉中斷;再開始規劃
timer
與
I/O
及其它暫存器等功
½暫存器;將½用的
I/O
口½於機器初始狀態，將不用的
I/O
口
設½為輸出;初始化所有的
RAM;如果有液晶片或其它輸出先
將其½於
OFF
狀態。
乙、Normal
operation WDT time out reset
:判斷
WDT
標誌½
啟動，CLR
WDT，將已改變之功½暫存器回復正常值，將存
在
RAM
中的輸出參數重新設定在
I/O
口上
WDTS
重新設定!
，
回跳原程式繼續執行。
丙
Normal operation Reset :
在高雜訊環境下
MCU
可½會被
、
RESET
因此可讀取正常運½時預存在
RAM
之標誌½元組[如
，
55H
或
AAH]，為了讓 MCU
可以
Reset
後繼續正常運½，將
RESET
後已改變之功½暫存器回復正常值，將存在
RAM
中
的輸出參數重新設定在
I/O
口，回跳至原段½繼續執行。
丁、Halt
mode Reset :
同丙之處理方式
戊、Halt
mode WDT time out :
不需½特殊軟體處½。
(e)
在不½響產品性½情況下將
I/O
口設½為輸出。
(f)
沒有½用到的剩餘
ROM
½½全部
jmp reset
以防制程式
RUN
至
Program ROM
之空½區。
(g)
不論開機
MCU
預設值是否符合需求，所有暫存器一定需要重
新規劃!以避免不必要之設定錯亂。
(h) RAM
有剩餘情況下盡可½在輸出
I/O
參數前存放輸出參數，
軟件處理重要參數也可以備多½參數在
RAM
中並加上防錯檢
查碼以確保
RAM
中參數正確性，以備
RESET
或
WDT
啟動
時將輸出參數重新寫至輸出口與回復重要參數。
(i)
每次輸出至
I/O
口後或
RAM
回讀確認以防止輸出資料之錯亂
而啟動不正確之負載。
(j)
具有危險性之負載以軟件脈衝驅動再透過電容藕合以避免
MCU
當機時之誤啟動而發生危險。
(k)
外部週邊可編程之硬件需要隨時刷新以防制被干擾後之重新
回復狀態。
(l)
在各重點程式入口加註編號在重新啟動時可以依編號回跳回
正確的入口程式。
(m)
在經常執行的路徑上規律的寫入
55AA H
等軟啟動檢查用參
數，以防止資料被破壞。
(2)
硬件可靠性與抗雜訊:
IC 之½程越來越小也導致其在本體需要
藉由
PCB Layout
與吸收雜訊之元件來增強其對雜訊之免疫力。
(a)
振盪電路盡可½近接
IC
振蕩腳½，並與地線與
VDD
保持足夠
的距離(3mm)以避免電源高頻噪音½響。在大於
1Mhz
的
OSC
是可以不需加
osc1 & osc2
電容。½
layout
時最½保留該電容
½½以因應不同應用之需求。
(b) HT46/HT47/HT48/HT49
之
Reset
電路可以簡化成一上拉電阻
阻值約
510 ohm!不需加 reset
接地電容，由於電源高頻噪音會
透過
Reset
電容而直接侵入
Reset
電路。Layout 一樣要以最寬
與最短距離處理。離地線與
VDD
之½線也儘可½減少藕合強
度。
(c)
電源與地間要最短½½並盡量拉等寬與等距的線，在節點½½
加上
104/103/102
等陶磁電容。注意在電容焊點½½需縮小½線
面積，以防高頻雜訊由過寬的銅箔滲入
MCU，降½了電容的功
效。
(d)
高噪音之負載最½以光隔元件隔開或加吸噪音電路。
(e)
按鍵或輸出口容易被
ESD
侵入之路徑預留電阻或電容½½以在
必需時加入，以補強結構上抗靜電½力
。
(f)
電源部½加入反應足夠的高頻濾波電路以確保雜訊的濾除。
(g)
在有危險的負載需加上電阻上拉或下拉以防制
MCU
損壞時之
誤動½。
1.
大致上, 此種 layout 方式, 已接近最½ (good), 如果將右邊之 ground
line 經由
VDD-RESB pin 間上去, 效果會更½, 而且右邊 I/O 出 pins 不會被擋到
如果地線從 VDD-RESB 間通過,雖然 I/O 出 PIN OK,½是(1)地線變窄(2)地線太
接近 RES PIN 電源雜訊/靜電 會直接輻射至 RES PIN 而½響穩定性,在
EMS 中
VSS/VDD 必須有效遠離 OSC/RES 以避免雜訊入侵,在 EMI 中則是必須包覆以避免
雜訊輻射,在家電產品則以 EMS
為優先考慮,資訊產品則以
EMI
為優先考慮,PCB
layout 一定要優先考慮 VDD/VSS/RES/OSCI/OSCO 等 PIN,單層板中這幾 PIN 盡可
½不跳線,如果不得不跳則必須用粗的 jumper wire 或跳多條 JUMPER 減½阻抗,
在雙面板儘量不要有 VIA,如果需要則多打幾點 VIA 降½阻抗,再考慮 I/O 的
LAYOUT
2.
建議 VDD-RESB 間在最接近 IC pin ½½, 預留一個電容(C5)插孔 (2
pins)
3.
MCU 之 I/O pins 有接零件者, 零件 layout 應儘量接近 MCU
4.
MCU 之 I/O pins 有 push botton 者, push botton 到 MCU 間應加一電阻
當手靠近 Push Botton 會引入靜電,所以必須串入 1~10K 電阻以防止靜電
5.
C3/C4 在 PCB 上儘量不要加 (MCU 已 built-in), 加了會½響 noise
immunity
C3/C4/C2 預留在 PCB!
06.避免輸入腳可½直接
接地或 VDD 必須串接 1~10K OHM 以加強靜電½力!
07.OSC/RES
之 PCB 引線必須越短越½!
08.電源進入
MCU 前一定要先經過電容 104,不要直接引入電源再經過電容
09.Bypass
電容 104 在進入 VSS/VDD 的路徑阻抗越½越½並必須盡量相等
10.
PCB LAYOUT 之大電流迴路一定要與MCU之工½電源迴路之走線在不同迴圈。
R1 510 ohm C2,C3,C4 可以省略不裝½是要在 PCB 上預留
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