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用于高速AD的低抖动时钟稳定电路

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2013-09-17
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标签：用于高速AD的低抖动时钟稳定电路

介绍了一种用于高速ADC 的低抖动时钟稳定电路。这个电路由延迟锁相环(DLL)来实现。这个DLL 有两个功能：一是通过把一个时钟沿固定精确延迟半个周期，再与另一个沿组成一个新的时钟来调节时钟占空比到50％左右；二是调节时钟抖动。该电路采用0.35μ CMOS 工艺，在Cadence Spectre 环境下进行仿真验证，对一个8 bit、250 Msps 采样率的ADC，常温下得到的时钟抖动小于0.25 ps rm8(典型的均方根)。

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