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清华大学VHDL教学课件

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2013-09-29
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标签：综合

VHDL综合VHDL 综合VHDL主要部件硬件层次主要单元 (定义外部接口）实体(entity) 配置(configuration) 软件包(packege) 次级单元(实现主要设计单元)结构(architecture) 包体(package body) 软件层次实体-结构对input1 output1EntityinputnSymboloutputnArchitectureSchematica b c d sel2D Qmux_outclkENA CLRNclr半加器VHDL描述― ― 实体--The entity declaration Entity Half_adder is port ( X：in Bit; Y：in Bit; Sum ：out Bit; Carry：out Bit)； end Half_adder;半加器VHDL描述― ― 结构体― The architecture body： architecture Behavioral_description of Half_adder is begin process sum

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