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占用资源少的verilog HDL uart接口;采用固定波特率115200

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占用资源少的verilog  HDL  uart接口;采用固定波特率115200,可以修改程序中的分频来修改波特率,模式为1个启始位,8位数据位,1个停止位;带1字节缓存;当缓存空时输出空信号

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