基于CPLD的Flash读取控制的设计与实现

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在使用Flash 存储数据时，有时需要对其设计读写控制逻辑。本文介绍了用VHDL 语言在CPLD内部编程，实现对Flash 中数据的读取控制的具体方法，并给出了时序仿真波形。根据需求进行相应的修改，该设计可以支持可多种数据输出宽度，因而具有较好的灵活性。关键词：CPLD VHDL Flash 多种数据输出宽度本设计已实用于国家 863 计划“可扩展到T 比特的高性能IPv4/v6 路由器基础平台及实验系统”项目中。其主要功能是对主控部分的FPGA 读取Flash 进行控制。在本项目中，主控部分的FPGA 在重启时需要从Flash 中下载初始化程序。当下载完成后，FPGA 仍会根据需要从Flash 相应地址读取数据。这就要求在FPGA 和Flash 之间有一块控制逻辑来控制对Flash 的读取。本设计就是完成的对这块控制逻辑的具体实现。本文用 VHDL 语言在CPLD 内部编程将其实现。本文第2 节给出用VHDL 语言在CPLD内部编程实现Flash 读取的过程，第3 节对全文进行概括总结。

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