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FPGA工程师面试笔试试题

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FPGA工程师面试笔试试题

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FPGA工程师面试试题00 1 同步电路和异步电路的区别是什么仕兰微电子 2 什么是同步逻辑和异步逻辑汉王笔试 整个设计中只有一个全局时钟成为同步逻辑    多时钟系统逻辑设计成为异步逻辑 同步逻辑是时钟之间有固定的因果关系异步逻辑是各时钟之间没有固定的因果关系 3什么是线与逻辑要实现它在硬件特性上有什么具体要求汉王笔试 线与逻辑是两个输出信号相连可以实现与的功能在硬件上要用oc门来实现由于不用 oc门可能使灌电流过大而烧坏逻辑门 同时在输出端口应加一个上拉电阻 4什么是Setup 和Holdup时间汉王笔试 5setup和holdup时间区别南山之桥 6解释setup time和hold time的定义和在时钟信号延迟时的变化未知 7解释setup和hold time violation画图说明并说明解决办法威盛VIA 20031106 上海笔试试题 Setuphold time 是测试芯片对输入信号和时钟信号之间的时间要求建立时间是指触发器的时钟信号上升 沿到来以前数据稳定不变的时间输入信号应提前时钟上升沿如上升沿......

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评论

不变
谢谢楼主的分享
2019-12-23 09:27:11回复
txrshmily
谢谢分享,不错的资源
2019-09-12 14:06:38回复
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