A 12-b 10-GS/s Interleaved Pipeline ADC in 28-nm CMOS Technology

A    12-bit    10-GS/s    interleaved    (IL)    pipeline    analog-to-digital    converter    (ADC)    is    described    in    this  paper.    The    ADCachieves    a    signal    to    noise  and    distortion    ratio    (SNDR)    of    55    dBand    a    spurious    free    dynamic    range    (SFDR)    of    66    dB    with    a4-GHz  input  signal,  is  fabricated  in  the  28-nm  CMOS  technology,and    dissipates    2.9    W.    Eight    pipeline    sub-ADCs    are    interleavedto    achieve    10-GS/s    sample    rate,    and    mismatches    between    sub-ADCs  are  calibrated  in  the  background.  The  pipeline  sub-ADCsemploy    a    variety    of    techniques    to    lower    power,    like    avoiding    adedicated  sample-and-hold  amplifier  (SHA-less),  residue  scaling,flash  background  calibration,  dithering  and  inter-stage  gain  errorbackground    calibration.    A    push–pull    input    buffer    optimizedfor    high-frequency  linearity    drives    the    interleaved    sub-ADCs    toenable>7-GHz    bandwidth.  A  fast  turn-ONbootstrapped  switchenables    100-ps    sampling.    The    ADC    also    includes    the    abilityto    randomize    the    sub-ADC    selection    pattern    to    further    reduceresidual  interleaving  spurs.