Design Techniques for Low-Power Multi-GS/s Analog-to-Digital Converters

《Design  Techniques  for  Low-Power  Multi-GS/s  Analog-to-Digital  Converters》

作者：Tao  Jiang

简介：Ultra-high-speed  (>10GS/s),  medium-resolution  (5~6bit),  low-power  (<50mW)  analog-to-digital  converter  can  find  it  application  in  the  areas  of  digital  oscilloscopes  and  next-generation  serial  link  receivers.  There  are  several  challenges  to  enable  a  successful  design,  however.  First,  the  time-interleaved  architecture  is  required  in  order  to  achieve  over  10GS/s  sampling  rate,  with  the  trade-off  of  the  number  of  the  channels  and  the  sampling  rate  in  each  channel.  Phase  misalignment  and  channel  mismatch  must  be  considered  too.  Second,  timing  accuracy,  especially  dynamic  jitter  of  sampling  clock  becomes  a  major  concern  at  ultra-high  frequency,  and  certain  techniques  must  be  taken  to  address  it.  Finally,  to  achieve  low  power  consumption,  Flash  architecture  is  not  suitable  to  serve  as  the  sub-ADC,  and  a  low-power  sub-ADC  that  can  work  at  relatively  high  speed  need  to  be  designed.;A  single  channel,  asynchronous  successive  approximation  (SA)  ADC  with  improved  feedback  delay  has  been  fabricated  in  40nm  CMOS.