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Synopsys推荐设计流程

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Synopsys推荐设计流程

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Ｓ½½½ 推荐设计流程

½½½½

Ｓ½½ ½½

½ ½½Ｃ½

Ｖ ½ ½½ＶＤ源代码

½ ½½ ／ＨＬ

Ｉ库

Ｐ

仿真

设计规范检查

1. LEDA

设计规范库

仿真验证

25.

DesignWare

：与工艺无

关的可综合

库，和仿真

库

可实现

≤0.18u

5.Physical

Co mpiler

6.ClockTree

Co mpiler

综合库

仿真

2. VCS、3. Scirocco

测试平台、向量自

动生成

4. VERA

设计综合

0.18－0.35u m

7.DC-Expert

8. DC-Ultra

可测性设计

9. DFT

Co mpiler

½功耗设计

10. Po wer

Co mpiler

FPGA

综合

11. FPGA

Co mpiler II

测试向量

24.

TetraMAX

ATPG

Test

Vector

Netlist

静态验证

静态时序

分析

½式验

证

版图库

布局布线

≤

0.18u m

14. Astro

0.18－0.35u m

15. Apollo

功耗、电漂移、

串扰分析优化

16. Mars-Rail

17. Mars-Xtalk

13.

Formality

12.

PrimeTime

0.18

0.25

0.35

标准单元库

RAM

ROM

工艺文件

全定制设计环境

版图物理

验证

ＬＳＲ

Ｖ，ＤＣ

20.

Hercules

逻辑图

18.

CosmosSE

版图

19.

CosmosLE

互连线参

数提取

23. ST-

RCXT

电路仿真

高速

大规模

21.

NanoSim(S

T-SimXT)

高精度

22. ST-

Hspice

GDS-II

后端设计

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文档解析

集成电路教育网提供了一份关于Synopsys公司推荐的设计流程的资料。这份资料详细介绍了集成电路设计过程中的各个阶段，包括设计规范检查、设计综合、布局布线、静态验证、版图物理验证、仿真验证、全定制设计环境、互连线参数提取、电路仿真、IP库以及测试向量等。其中，设计综合阶段涵盖了可测性设计、低功耗设计以及FPGA综合等关键技术。布局布线阶段则关注功耗、电漂移和串扰分析优化。静态验证阶段包括静态时序分析和形式验证，而版图物理验证则通过LVS（布局与原理图对比）和DRC（设计规则检查）确保设计符合工艺要求。仿真验证阶段则通过测试平台和向量自动生成来确保设计的正确性。此外，还介绍了DesignWare IP库，它提供与工艺无关的可综合库和仿真IP库，以及用于测试向量的TetraMAX ATPG技术。整个设计流程旨在确保集成电路设计的高质量和可靠性。

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