设计
中½集成电路
China lnte gra te d Circult
CIC
E C O
技术在
S o C
芯片设计中的应用
*
王巍，
关保贞，
½敏良
（深圳集成电路设计产业化基地管理中心）
摘要：
在现阶段的
SoC
芯片设计中，
有一半以上的芯片设计由于验证问题需要重新修改，
这其中包括功
½、时序以及串扰等问题。芯片设计的整个流程½要进行验证工½，工程改变½令
（ECO
Engi neer i ng
，
Change O der）
用 于 解 决 芯 片 设 计 后 期 发 现 的 部 分 问 题
。
本 文 重 点 分 析 了 华 大 九 天
ED
工 具
r
A
Ti m ngExpl or er
在解决时序以及串扰等问题上的部分
ECO应用。
i
关键词： ；
ECO
时序；
串扰；
华大九天；
m ngExpl or er
Ti i
Abstract:
About half of the designs need to be fixed because of verification problems in current SoC design,
including function problems, timing problems and crosstalk problems. The verification job is carried out throughout
the design flow, and ECO（Engineering Change Order） is used to solve the problems founded in the late phase.
This paper focuses on the part of the ECO application of Empyrean EDA tools TimingExplorer in timing and
crosstalk.
Timing；
crosstalk；
Empyrean；
TimingExplorer
Keywords:
ECO；
1
概述
在芯片的整个设计过程中，
设计者通常½要对
设计不断进行验证工½，对于设计早期的问题，
设
计者可以去通过修改
RTL
代码解决；而在设计的
后期阶段，
例如临近最终签核
（sign-
off），
则可以通
过工程改变½令（ECO，
Engineering Change Order）
的技术去实现。由于
ECO
技术关注的是特定环节
的特定问题而非从整个设计流程入手，
从而大大缩
短了设计周期以及节约了设计成本，
具有较大的优
点。图
1
显示了不同设计阶段进行
ECO
与设计成
本的关系
[1]
。
根据功½的不同，
ECO
可以分为功½改变以及
图
1 ECO阶段与设计成本
非功½改变。功½改变是指由于来自客户对设计的
½加需求或者签核流片之后发现芯片存在
bug
的情
况下进行的
ECO；
而非功½改变则是为了在不改变
RTL
½表的基础上修复部分时序以及串扰等问题而
做的
ECO。相对与功½改变需要进行大量逻辑门的
*本项目受到½家科技重大专项—— A工具应用示范平台建设
—ED
（项目编号：
2009ZX
01035- 001- 007- 2）项目支持
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设计
添加或是重新连线工½，非功½改变通常更易达到
设计收敛。下文对设计中用到的时序以及串扰等非
功½
ECO
进行了讨论分析。
此在时序收敛时，
会有少许反复，
且效率不高。½然
最终也会修½时序，
½需要消耗大量的时间。
ICExplorer
直接½用
PT
输出的数据进行分析，
换句话说，其分析结果只会是同一个½表在不同条
件，不同模式下的所有时序的汇总。修复时序的时
候，
一定保证所有的
View
½不会产生新的违背。因
此这是一种真正的
MCMM
分析。
TimingExplorer
的方案设计简易流程图
2
如图
所示。
2
基于工具的
ECO技术运用
目前大部分用于布局布线
（place
& route）的物
理设计工具½集 成有
ECO
分析设 计功½，例 如
Synopsys
公司的
ICCompiler
工具就集成有
ECO
的
工具栏并提供详细的
ECO
脚本½令。对于
Cadance
公司的
EDI
设计平台，无论是在
place
阶段还是
optimize
阶段，其½提供了用于
ECO
的脚本½令以
及工具栏选项。另外，上述两家公司还分别推出了
½ 解 决 复 杂 功 ½
ECO
的 工 具
ECO Compiler
以 及
Conformal ECO
等。
华大九天
ICExplorer
平台的
Timing Explorer
工
具就是一个高效的，
基于物理½½
（Physical
Aware）
分析的，
多角多模
（Multi
Corner Multi Mode，
文中简
称
MCMM，
而不同的模式不同的
Corner
组成一种分
析环境，
被称为
View
）时序收敛辅助工具，
兼顾芯片
物理实现的
MCMM
时序分析、
诊断、
调试及优化工
具，具备良½的
place ECO
以及
routing ECO
½力，
½够提供准确、高效的优化策略，实现快速时序收
敛。
利 用
TimingExplorer，
读 入
Synopsys
公 司
PrimeTime
分析的时序结果，
可以高效的分析出违背
路径修复所需要做的步骤，并生成自动布局布线工
具½够识别的
ECO
脚本。由于采用
MCMM
模式分
析，可以保证修复路径在所有模式和所有条件下½
可以满足要求，
且对其他路径时序没有½响。而物
理½½的分析，可以减少元件摆放½½对时序的½
响。
½然对于无论是
Synopsys
还是
Cadence，他们
½认为他们的
APR
内嵌时序收敛工具½是
MCMM
分析的，
½往往½是在某个
View
下分析时序并进行
修复后，
再去其他
View
看时序是否受到½响。有时
候这种修改，可½导致其他
View
下的时序违背，
因
图
2
基于
Ti m ngExpl or er
的时序
ECO流程
i
可以看到，
TimingExplorer
是专注于提供
MCMM
而对于设计中需要进行的其
时序
ECO
的解决方案，
他功½与非功½性的
ECO
工½，
设计者则可以通过
其他设计工具进行解决。
3
时序优化
E
CO
EDA
工具在进行时序分析时一般先将设计的
时钟½络进行打散，然后按照起点与终点的不同分
为不同的时序路径。时序路径的起点要求为时序器
件
（如触发器）的时钟端口
（clock
pin）或者设计的
输入端口
（input
port）；
终点则要求为时序器件的数
据输入端口 （data
input pin）
或是设计的输出端口
（output
port）。
根据起点与终点的两两组合，
时序路
径也相应的分为四种，
如下图
3
所示。
建立
（setup）与保持
（hold）时间的检查是基于
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对相应时序路径进行延时计算的基础之上的。工具
先对相应路径的单元延时
（cell
delay）与线½延时
（net
delay）进行计算，
再对比设计的
setup
和
hold
约束，
得出违反设计约束的违例路径。
过与门
U3
的路径被
block
½，该路径也就需设为
false- path，
在时序约束以及检查时需要加以区分。
时序检查发现的违例中一般
setup
违例占主要
部分，
随着设计复杂性的增加，
time
违例也逐渐
hold
增加，
在早期优化中，
通常是对两种违例分别进行优
化，
即先解决
setup
问题，
再解决
hold
问题，
由于两
种违例的相互牵制，有时需要重复进行这样的优化
过程。如图
5
所示
path1
为一条
hold time
违例的路
径。工具在优化时可以选择添加缓冲器
（图中
Buf）
解决，
½同时又可½会引入
setup
违例。
图
3
四种时序路径示意图
接下来重要的一步是对设计进行时序优化，
包
括建立时间优化和保持时间优化。一般来说，
较小
的 违 例 可 以 通 过
“
原 地 优 化
”（IPO,
In- Place- Optimization）去解决，
如果违例是由设计
中不正确的约束引起的，
则可以修正设计约束，
再去
优化。由于时钟树½络对芯片时序设计具有重要的
平衡½用，时序优化可以首先从整½的时钟树½络
入手，
检查相应时钟的时钟延时
（clock_latency）、
时
钟偏差
（clock_skew
）以及所用驱动
buffer
数量和大
小等参数，
并对设计约束做出相应调整。另外需要
具½分析违例的详细路径，根据路径的种类和特点
进行修复，适½调整该路径上插入
buffer
的驱动强
度 ， 进 行
cell
的 替 换 以 及 设 ½ 时 序 例 外（timing
exceptions）等方法，
如图
4
所示为
timing exceptions
的一种，
false- path
的情况
。
[2]
图
5
时序违例示意图
设 计 中 ， ½ 用
TimingExplorer
进 行 时 序 优 化
ECO
流程，½有效地同时处理
setup
与
hold
违例的
优化，
大大减少了
hold
修复的迭代。下表
1
中所列
为采用了
TimingExplorer
对一款采用
130nm
工艺，
900Kgates
规 模 的 音 频 芯 片 的 模 块 实 例 进 行 时 序
ECO
的情况，
可以看到工具½较½地修复
hold
违例
问题。
4
设计中的串扰
ECO技术
纳米工艺条件下，芯片设计在考虑时序问题的
同时还要考虑到信号完整性。由信号完整性引起的
逻辑和时序问题，常½芯片不½正常工½或不½实
现时序收敛。
在½响信号完整性的诸因素之中，
串扰
是最常见也是最需迫切解决的问题之一。在给版图
布线的过程中，½两条或者两条以上的连线并行分
布且½此之间的有一定间距的时候，由于存在耦合
电容，½此会通过耦合电容把脉冲从一个节点传到
另一个节点，
从而产生串扰
[3]
。
按照串扰噪声产生的机理及其½响的不同，
串
扰噪声可以分为两种：
静态噪声和动态噪声。
½受害
图
4
时序分析中的
f al s e- pat h
示意图
图
4
中，½选择信号
sel
选中
mux1
单元时，
通
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表
1 Ti m ngExpl or er
进行时序
ECO结果对比
i
½络和侵害½络没有时间窗口重叠时，如侵害½络
上信号跳变而受害½络上的信号静止不变时，串扰
的½响表现为受害½络上的静态噪声，又称为功½
噪声，是指一个信号的跳变导致邻近的静态信号产
生毛刺，
6
所示为串扰导致的毛刺。
图
½产生的毛刺
传递到寄存器等时序单元时，
将会改变电路的状态，
导致电路出现逻辑错误
[4]
（1）保护受害½络。必要时可以在侵害½络与
受害½络之间增加一条屏½线。它½有效的½线间
电容½变为接地电容，
从而消除干扰；
（2）增强受害½络上驱动单元的驱动强度。½
量½用高驱动强度单元以修复最大延迟串扰；
（3）在受害½络上插入缓冲单元。插入缓冲单
元以解决因功½性故障、延迟和竞争条件等现象造
成的电容串扰噪声脉冲、
过压与电压过½等问题；
（4）调整布线。½量减小两条信号线之间的耦
合电容，
避免长距离平行布线，
而相邻层上导线的走
向应½相互垂直。
如图
7
所示为运用
TimingExplorer
工具进行串
（a）图中是存在串扰问题的布
扰
ECO
修复的实例，
线，通过增加缓冲
buffer
改变走线方向等方法有效
消除了串扰问题。
。½侵害½络和受害½络
有时间窗口重叠时，即侵害½络和受害½络在一定
时间范围内同时或接近同时跳变，串扰的½响表现
为受害½络上的串扰延迟，
也称为动态噪声。
由于串扰会导致电路时序违例或者功½错误，
所以对串扰问题的预防和修复就显得非常必要。工
具在进行串扰的预防以及
ECO
技术修复串扰问题
时候一般通过以下几种方法来解决：
5
结论
芯片的验证工½贯穿于整个芯片的设计流程之
中，
ECO
技术½够有效解决芯片设计后期发现的部
分问题，
在芯片的时序修复，
串扰修复以及功½性修
图
6
串扰产生的毛刺
（下½第
44
页）
图
7
串扰
ECO修复实例图
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期）
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CIC
[6] K. Guru Prasad, J. H. Kane, D. E. Keyes and C.
Balakrishna, Preconditioned Krylov Solvers for BEA,”
“
International Journal for Numerical Methods in Engin-
eering, Vol. 37, pp1651- 1672, 1994
士学½，
现在北京华大九天½件有限公司，
多年从事
ED
A½件开发，
专注于寄生参数提取领域，
从事寄生
电阻电容电感计算½件算法的研究与开发。
魏洪川，
2005
年毕业于清华大学计算机系，获得博
士学½，
现供职于华大九天½件有限公司，
负责互连
参数提取和分析的工½。
½者简介
陆涛涛，
2003
年毕业于清华大学计算机系，获得博
上接第
37
页
复上½有很大的优点。
华大九天
EDA
工具½为½产
EDA
工具的代表 ，其时序 工 具
TimingExplorer
在
CIC
ECO
技术方面表现出良½的性½。
[2] PrimeTime Advanced Timing Analysis User Guide
Version E- 2010.12, Synopsys, Inc.
[3]W. MaIy, C. Ouyang. Detection of an Antenna Effect
in VLSI Designs. Solid States Technology. 2002,9
（1）.
[4]Chung- Kuan
等著. 超大规模集成电路互连线分析
与综合. 喻文健等译. 清华大学出版社,
2008
参考文献
[1] Himanshu Bhatnagar. Advanced ASIC Chip Synth-
esis. Kluwer Academic Publishers, 2002.
安森美半导½推出电力线½½波调制解调器
SoC
安森美半导½推出新的电力线½½波调制解调器系统级芯片，
用于电表、
家庭自动化、
太阳½及照明控
制等应用。NCN49597 是这新系列
PLC
调制解调器的首款器件，
集成了½功率
32
½
ARM Cortex M0
处理
器及高精度模拟前端。
这器件基于双
4,800
波特扩频型频移键控
（S-
FSK）通道技术，
优化了½效和性½，
同时提供极½的强固性及可靠性，
½其½在最严格的环境下工½。
NCN49597完全符合现行的 IEC61334- 5- 1
标准，并支持流行的建筑物自动化标准的定制实½版本，
如现场可重
同时与其前辈
AMIS- 49587
保持引脚对引脚及功½兼容性。这新器件增加了多种创新特性，
编程、
智½同步及自动半波特率检测，
以提升通信强固性，
简化应用及½用。
（来自安森美半导½）
Imagi nat i on发布新一代视频解码器和视频编码器
Imagination Technologies
日前宣布推出其
PowerVR Series4
视频内核的首批成员。PowerVR
Series4
D4500MP
视频解码器和
E4500MP
视频编码器基于大获成功的
PowerVR VXD
和
VXE Series3
多标准视频
编解码器技术。这些多通道架构视频硅半导½知识产权提供面向现代应用设计的增强功½，
诸如无线显
示和视频捕获前所未有的色½精度、
以及高清和超高清显示。
在拥有业界领先性½的同时，
这些视频处理内核仍保持了较小面积与超½功耗特性，
½它们成为消
费电子产品应用的理想选择。这些内核拥有从单通道到四通道的完全可扩展性，
确保在一个紧凑区域内
实现
1080P
性½与½功耗的要求，
抑或实现业界领先的
4Kx2K
性½。
（来自
Imagination）
7
44
（总第
158
期）
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