摘要
摘 要
随着
IC
设计的规模更大，速度更快，以及便携式设备的广泛需求，设计中
功耗的问题越来越凸现出来，
所以在整个设计流程中就需要对功耗进行分析和½
功耗设计，这些技术可以保证芯片的每一部分½½高效、可靠、正确地工½。
选择合适的½功耗手段，必须以细致的功耗预估为前提，并且也要掌握工具
的适用范围和½达到的½功耗底限。在流程中½可½早的分析出功耗需求，可以
避免和功耗相关的设计失败。通过早期的分析，可以½用高层次的技巧来降½大
量的功耗，更容易达到功耗的要求。
本论文围绕数字
CMOS
电路的功耗问题进行展开，主要分成两大部分。
首先针对超大规模集成电路中的功耗分析进行探讨，介绍了在
RTL
级、门
级不同层次上对功耗进行分析的方法和对实际设计的指导意义，并对一个
450
万门的超大规模芯片在各层次上进行功耗分析，
并和流片后测试得到的结果有着
很½的吻合。
然后是对½功耗进行了一些结构上的设计。动态电压缩放（DVS）技术是一
种通过将不同电路模块的工½电压调½到恰½满足系统最½要求来实时降½系
统中不同电路模块功耗的方法，有着良½的应用前景。本论文实现了一款动态电
压缩放（DVS）电路，可应用于突发吞吐量工½模式的处理器，通过和一个电路
实例的整½仿真，验证了该
DVS
电路的½功耗效果。
关键字：½功耗；功耗分析；动态电压缩放
I
Abstract
Abstract
Liu Hainan (Microelectronics and Solid-State Electronics)
Directed by Professor Zhou Yumei
As the design of IC go into larger and faster, the issue about power consumption
is more critical. It is necessary to analysis the power accurately and manage low
power techniques in every step of the design flow, so as to assure the efficient, reliable
and correct function.
Choosing the appropriate low power solutions depends on careful power analysis
as well as understanding the capabilities of available tools. Analyzing power
requirements as early as possible in the design flow helps avoid power related
disasters. Early analysis also makes power goals easier to attain because higher-level
techniques save the greatest amount of power.
The thesis is made up of two main parts based on the discussion of the digital
CMOS power consumption.
First of all, this thesis introduces and demonstrates a top-down VLSI design
methodology for power analysis, discuss the method to estimate the power on RTL
and gate level, which could serve as a guide to the floorplan and place & route. And
estimate the power consumption about a 4.5 million VLSI on several level, draw
some conclusion from comparing the test result of the fabricated chip.
In the second, completed a low power technique on the structure level. Dynamic
Voltage Scaling is a technique using the lowest level voltage in real time on different
block dramatically reducing energy consumption, while maintaining the desired level
of performance, which has a nice prospect to realize low power. The thesis has
developed a DVS circuit, which could get the corresponding lowest voltage according
to the system frequency. Take a 16X16 multiplier as a test circuit to simulate together,
proving the low power action of DVS.
Keyword:
low power, power analysis, Dynamic Voltage Scaling
II
目½
目 ½
摘
目
要 ………………………………………………………………………………
Ⅰ
½ ………………………………………………………………………………
Ⅲ
………………………………………………………………………1
第一章 绪论
1.1 前言 ……………………………………………………………………1
1.2 ½功耗设计研究的现状 ………………………………………………2
1.3 论文的内容与安排 ……………………………………………………3
第二章 ½功耗设计方法
…………………………………………………………5
2.1 功耗模型 ………………………………………………………………5
2.2 ½功耗设计方法 ………………………………………………………6
2.3 各个层次上的功耗预估 ……………………………………………13
2.4 450 万门超大规模芯片的功耗预估
第三章 动态电压缩放电路
………………………………20
………………………………………………………24
3.1 DVS 概述 ………………………………………………………………24
3.2 DVS 的适用范围 ………………………………………………………28
3.3 DVS 的应用 ……………………………………………………………31
3.4 DVS 的性½指标 ………………………………………………………32
3.5 动态 DC-DC ½换器的设计考虑 ………………………………………34
第四章 动态电压缩放控制电路的实现
…………………………………………41
4.1 DVS 原理框图 …………………………………………………………41
4.2 电路的实现
…………………………………………………………43
…………………………………………53
4.3 电路的仿真与½功耗验证
第五章 总结
………………………………………………………………………57
参考文献 ……………………………………………………………………………58
发表文章目½ ………………………………………………………………………60
致
谢 ………………………………………………………………………………61
III
第一章
绪论
第一章
绪论
一、 前言
随着微电子技术的迅猛发展，最突出的表现是特征尺寸的不断缩小，集成
度遵从摩尔定律不断提高。1964 年，Intel 公司创始人之一
Golden Moore
便预
测说集成在单个硅芯片上的晶½管数量每
18
个月将会翻一番，
同时芯片成本也
将相应下降，这就是著名的“摩尔定律”。
集成电路芯片的功½变得更加丰富，工½速度越来越快，器件尺寸越来越
小，芯片的成本越来越½。½前系统芯片（SOC）成为微电子发展的必然趋势。
基于SOC的芯片设计是将更大，更复杂的系统集成于单个芯片。单个芯片内可
½集成通用微处理器核(MCU
Core)、数字信号处理器核(DSP Core)、存储器核
(Memory Core)、专用电路(ASIC)等
[1]
。系统功½的多样性和复杂性一方面增加
了芯片功耗，对½功耗设计和精确预估功耗提出了挑战；另一方面也提供了更
多降½功耗的机会。与此同时，器件越做越小，工½频率越来越高，½芯片单
½面积的计算负荷迅速上升，导致高性½芯片的功耗越来越大。尤其是在进入
90nm后，芯片频率可½高达 3GHz，其巨大的发热现象极大地½响了芯片功½
的实现，已经被业界称为发热壁垒。
功耗的迅速增加将会引起一系列的问题，比如芯片的散热措½也需要不断
更新，从改变封装½式到添加散热装½，明显地增加了芯片的成本。最新的苹
果
Mac5
处理器，已经开始采用水冷散热的措½。
在半导½工艺不断进步的同时，以电池为供电½式的手持设备和笔记本电
脑等便携式电子产品迅速普及开来，系统的功耗已经成为这些系统设计首要考
虑的因素。½管电池技术一直在提高，½与半导½和通信产业的飞速发展相比，
它的供电½力和重量一直是便携设备的瓶颈。在过去的
30
年中，电池的容量仅
增加了
2—4
倍
[2]
，不可½跟上集成电路发展的要求。½功耗设计对于确保合理
的电池工½时间是具有决定意义的，所以说，各种便携式通信及其它消费电子
产品的快速发展，是要求½功耗设计的一个直接推动因素。
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