集成电路的后端设计
集成电路的后端设计包括版图设计和验证。我们采用Cadence的Virtuoso
Layout Editor的版图设计环境进行版图设计。
利用Virtuoso
Layout Editer的集成验
证工具
DIVA
进行了验证。验证的整个的过程包括：设计规则检查（Design
Rule
Checking
简称DRC ）、电学规则检查（Electronics
Rule Checking
简称ERC）、
电路图版图对照（Layout
Versus Schematic
简称LVS）、以及版图寄生参数提取
（Layout
Parameter Extraction
简称LPE）。
版图设计流程
1、整½设计：确定版图主要模块和焊盘的布局。这个布局图应该和功½框图或
电路图大½一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的
任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要½量节省芯片面积以
减少制½成本。焊盘的布局还应该便于测试，特别是晶上测试。
2、分层设计：设计者按照电路功½划分整个电路，对每个功½块进行再划分，
每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者
需要建立多个单元。这一步就是自顶向下的设计 。这样做有很多½处，最为突
出的优点是½在整个电路多次出现的某一个模块需要修改时，
直接在下一层次修
改该模块，上一层的所有同样单元就一并得到修改，结构严谨、层次清晰。
3、版图的检查：
①执行DRC程序，对每个单元版图进行设计规则检查，并修改错处。在画版图的
过程中要不时地进行设计规则检查。运行DRC，程序就按照Diva规则检查文件运
行，发现错误时，会在错误的地方做出标记（mark）,并且做出解释（explain）。
设计者就可以根据提示来进行修改。
需要注意的是，
DRC要在画图过程中经常进
行，及时发现问题及时修改，不要等到版图基本完成后在做，这时再出现的错误
往往很难修改，因为各个器件的½½已经相对固定，对于电路一处的改动往往牵
连到多个相邻的器件，从而造成更多的问题。
②执行EXT程序，对版图进行包括电路拓扑结构、元件及其参数的提取。设计规
则检查只检验几½图½的正确与否。在电路方面的错误，要用到Cadence提供的
另外两种功½：Extract和LVS。Extract是系统根据版图和工艺文件提取版图的电
路特性，也就是“认出”版图代表什么电路器件，NMOS或是PMOS，还是其他。
电路提取后的版图½为单元的另外一种试图（Extracted）保存下来。
③执行LVS程序，将提取出的版图与电路图进行对照，并进行修改直到版图和电
路图完全一致。LVS就是把Extracted与单元的另外一种视图—schematic比较，
检查版图实现的电路是否有错。所以，在LVS之前应该把设计½的电路图做出来。
4、寄生参数的提取和后仿真：在实际电路的制½过程中，会产生三种寄生参数，
它们分别为：寄生电容、寄生电感和寄生电阻。这三类寄生参数会给电路带来两
方面的½响：
①引入噪声，½响电路的稳定性和可靠性；
②增加传输延迟，½响电路速度。寄生电阻多由金属或多晶硅布线层产生。而寄
生电容则主要由金属连线和搀杂区产生。
寄生电容是集成电路中最重要的寄生的
参数，是½响电路性½的主要因素。
寄生参数的提取就是根据版图的几½特征（金属块、搀杂区的面积、周长及
与周围的布线的间距），估计出寄生的电阻和电容值。然后把这些寄生参数反标
回电路中进行模拟，以优化电路设计 。
5、在电路外围做上焊盘和保护环。焊盘½为电路的输入和输出并用于芯片测试，
而保护环用以连接对地的PAD，并½够隔离衬底噪声。
6、版图的最终完成: 确认版图设计无误后，就可以生成GDSII 或CIF 文件。这
两种文件½是½际通用的标准版图数据文件格式。芯片制造厂家根据GDSII 或
CIF 文件来制½掩膜，制造芯片 。
验证的具½过程
版图画½之后，
就要对其进行验证。
版图编辑要按照一定的设计规则来进行，
也就是要通过
DRC（Design Rule Checker）检查。编辑½的版图通过了设计规则
的检查后，有可½还有错误，这些错误不是由于违反了设计规则，而是可½与实
际线路图不一致。版图中少连了一根铝线这样的小毛病对整个芯片来说是致½
的，所以编辑½的版图还要通过
LVS（Layout Versus Schematic）验证。同时，
编辑½的版图通过寄生参数提取程序来提取出电路的寄生参数，
电路仿真程序可
以调用这个数据来进行后模拟。下面的框图可以更½的理解这个流程。
验证工具有很多，我们采用的是
Cadence
环境下的验证工具集
DIVA，DIVA
的各个组件之间是互相联系的，有时候一个组件的执行要依赖另一个组件先执
行。例如：要执行
LVS
就先要执行
DRC
等。在
Cadence
系统中，Diva 集成在版
图编辑程序
Virtuoso
和线路图编辑程序
Composer
中，在这两个环境中½可以激
活
Diva。要运行 Diva
前，还要准备½规则验证的文件。可以把这个文件放在任
½目½下。
这些文件有各自的默认名称， 设计规则文件一般叫做
divaDRC.rul，
如：
版 图 提 取 规 则 文 件 一 般 叫 做
divaEXT.rul
。 做
LVS
时 规 则 文 件 一 般 叫 做
divaLVS.rul。
后端工½流程
首先，要½
DRC
检查。注意要在
Switch name
中选择相应的工艺，本例中，
我们½用的是两层金属四层多晶硅工艺，因此选择
2p4m，如图 1。通过之后再
½
LVS，这时要给版图文件标上端口，这是 LVS
的一个比较的开始点，而且端
口的名称要和
Schematic
中的
Pin Name
一一对应。
LSW
窗口中，
在
选中
metal(pn)
层(或
poly pn
层视情况而定)，pn 指的是引脚
pin；然后在 Virtuoso
环境菜单中选
择
Create-Pin，这时会出来一个窗口。如图 2：
填上端口的名称
（Terminal
Names
和
Schematic
中的名字一样） 模式
、 （Mode，
一般选
rectangle）
、输入输出类型（I/O
Type）等。至于 Create Label
属于可选择
图
1DRC
的窗口
图
2
创建版图端口窗口
项，选上后，端口的名称可以在版图中显示。这些端口仅表示连接关系，并不生
成加工用的掩模板，只要求与实际版图上的导线接触即可，没有规则可言。
后仿真
所谓后仿真（Post
Layout simulation）是在 Layout
通过了
DRC
和
LVS
后才
开始做的，通过模拟提取出来的½表可以精确的评估电路的速度，以及寄生参数
带来的½响。后模拟的结果如果不½满足要求，那么就要重新调整器件参数甚至
电路的½式。
后仿真的步骤如下：
1、将在 LVS
中所½用的
Schematic
文件，如
driver
生成它的
symbol view，如图
3
所示。
2、调用上面生成的 symbol，建立一个新的仿真用 Schematic
视图，Test 如图
4
所示。调用
Analog Artist
并模拟这个线路，½然这样所得到的结果是理想波½。
3、进行版图提取 Extractor，和 LVS
时的版图提取稍有不同，LVS 版图提取时只
要提取基本电路，而在这里还要同时提取寄生电阻和电容。设½情况见图
5。
4、在 Analog Artist
中，重新设½，进行后模拟，具½设½方法如下：在
Setup
菜单中选
Environment
项中查看
Switch View List
这一行表示的是模拟器要模拟
的文件类型。默认的设½里面没有
Extracted
这个文件类型，要把它加进去。而
且要加在
schematic
之前，如图
6
所示。
京公网安备 11010802033920号
Copyright © 2005-2024 EEWORLD.com.cn, Inc. All rights reserved
评论