第３２卷第１期
２００９年２月
电子器件
Ｃ½½½½½½
½０１．３２
Ｎ½．１
Ｊ½½½½½ Ｏ½
Ｅ½½½½½½½
Ｄ½½½½８
Ｆ½½．２００９
Ｄ½½½½½ ½½
½
Ａ½½½½½½½ Ｓ½½½½½½ Ｈ½½½ Ｓ½½½½ Ａ½½½½½½½½½½ ½½½
½½
Ｓ½½½½½½
Ｓ½½½½½
Ｂ½½½½
ＦＰＧＡ ½½½ ＳＤ Ｃ½½½
ＺＨＡＮＧ Ｈ½½½－½½½½，ＹＵＡＮ Ｂ½½½－½½½½½。，ＸＵ
Ｙ½
（Ｄ½½½½½½½½½½½ Ｗ½½½½½½½
Ｅ½½½½½½½½½½，Ｎ½½½½ Ｕ½½½½½½½½½
½½Ｅ½½½½½½½½½½，Ｗ½½½½
４３００３３，Ｃ½½½½）
Ａ½½½½½½½：Ａ½½½½½
½½
½½½
½½½½½½½½½½½½ ½½ ½½½ ½½½½½½½½
½½½½½½½，½½½½½½½½½
½½
½½½½½½½
½½½½－½½½½
½½ ½½½½½½½，½
½½－
½½½½ ½½ ½½½½－½½½½½ ½½½½½½½½ ½½½½½½½ ½½½½½½½½½½½，½½½½½ ½½½½½½½½ ½½½
½½½½—½½½½
½½½½½
½½½½½½ ½½ ½½½½½½½½，½½½½½
½½½½
½½½½½½ ½½½½
½½ ½
½½½½½½½½½½，ＳＤ
½½½½
½½
½½
½½½½½½，ＦＰＧＡ
½½
½½½½－½½½½½
½½½½½½½½½
½½½½½½½
½½½½½½½½½½½
½½½ ＳＤ
½½½½，ＦＡＴ
½½½½ ½½½½½½
½½½½½½ ½½ ½½½½½½½．Ｔ½½½ ½½½½½½
½½½
½½½½½½
½½
½½½½½
½½½½，½½½½½½½½½½
½½
½½½½－½½½½½ ½½½ ½½½½—½½½½ ½½½½½½½，½½½½½
½½½½½½½½，½½½½ ½½½½½½½½½
½½½½½½½ ½½½ ½½½½½½½½½½½½½，½½½．Ｉ½ ½½½ ½½½½
½½½½½½½½½½½½
½½½½½½½ ½½ ½½½½½ ½½½½½½½½½½½ ½½
½
½½½½½½½½½½
½½½½½½½．
Ｋ½½ ＷＯ½ ½Ｓ：½½½½½½½½ ½½½½½½ ½½½½½½½½½½½；½½½½－½½½½½ ½½½
½½½½－½½½½
½½½½½½½；ＦＰＧＡ；ＳＤ ½½½½；ＦＡＴ
½½½½
½½½½½½
ＥＥＡＣＣ：７８１０；７２１０Ｇ
基于ＦＰＧＡ和ＳＤ卡的水声信号高速采集与存储系统设计
张洪刚，苑秉成。，徐
瑜
（海军工程大学兵器工程系，武汉４３００３３）
摘要：针对目前较高频率水声信号数据难于实时获取的局限，提出了一种基于½Ｄ卡和ＦＰＧＡ的高速大容量水声信号采集
与实时存储系统设计，设计中采用单片机½为主控单元，ＳＤ卡½为存储介质，ＦＰＧＡ½为数据采集和ＳＤ卡之间的高速接口，
ＦＡＴ文件系统½为数据存储½式。该设计具有½积小，可高速实时存储，存储容量大，通用性强，易于扩展升级等特点，已在
某水下航行器辐射噪声信号获取中得到成功运用。
关键词：水声信号采集；大容量实时存储；ＦＰＧＡ½ＳＤ卡；ＦＡＴ文件系统
中图分类号：ＴＰ２７４
文献标识码：Ａ
文章编号：½００５—９４９０（２００９）０１＿０２０８－０５
特点。目前该系统在某水下航行器的辐射噪声采集
与存储中已得到运用，其合理性和工½可靠性也得
到了很½的验证。
１
由于水下的特殊环境，水下目标的探测、定½、
识别等½是以声波为½½½的。在对水声信号的研
究，水声设备的研制、调试以及水声设备的陆上仿真
试验等过程中，½需要准确可靠的原始水声信号资
料。一直以来，由于工½环境恶劣、试验成本高、采
集数据难于高速实时存储等不利因素，水声信号的
实时采集较为困难。本文提出了一种基于ＦＰＧＡ
和ＳＤ卡的水声信号的高速大容量水声信号采集与
系统总½结构与硬件设计
本文设计的数据采集与存储系统的工½环境是
某装备的电子仓，需采集的信号为某水下航行器的
辐射噪声，根据装备信号处理系统和电子仓内安装
的需求，所设计数据采集和存储系统需满足：①单
通道，采集速率不½于１
ＭＨ½；②数据实时存储，存
实时存储系统的设计方案，并进行了工程实现。本
设计具有采集速率高（高于１
ＭＨ½），存储容量大（２
Ｇ，可方便扩展），实时存储，½积小，½用方便（存储
在ＳＤ卡的数据可用通用读卡器读出），工½可靠的
收稿日期：２００８－０８－０６
储时间不小于２０
½½½；③小½积，电路板尺寸小于
５５
½½Ｘ
８５
½½；④工½可靠，出现异常情况时½
½者简介：张洪刚（１９８０一），男，博士研究生，研究方向为水下目标探测与制导，½½½½½½½½½½½½½＠１２６．½½½！
苑秉成，教授，研究方向为鱼雷自导与武器仿真技术
万
方数据
第１期
张洪刚，苑秉成等：基于ＦＰＧＡ和ＳＤ卡的水声信号高速采集与存储系统设计
２０９
保证采集的有效数据不丢失。
系统的总½结构如图１所示，主要由Ａ／Ｄ采集
连接关系如图２中所示，ＳＰＩ模式也是只用一条数
据线传送数据，由于兼容ＳＰＩ总线，在系统硬件和½
模块、ＦＰＧＡ接口模块、单片机、门限比较电路以及
ＳＤ卡等组成。系统工½电源采用电子仓提供的直
流电源，经隔离、滤波后½换成系统所需的十５
Ｖ、
件设计方面会带来很大的方便。在考虑了数据传输
速率需求和系统复杂程度的基础上，ＳＤ卡的读写采
用ＳＰＩ模式。
＋３．３
Ｖ与＋１．５ Ｖ电源。进入射随的输入信号已
经过了放大和滤波，范围在一５
Ｖ½＋５
Ｖ；单片机
是系统的主控单元，初始化ＦＰＧＡ和ＳＤ卡，并在
ＳＤ卡中建立ＦＡＴ文件系统；ＦＰＧＡ对采集数据进
行缓冲和格式½换，½得数据读写满足ＳＤ卡的协
议要求Ｌ１１；由于系统是在水下独立工½，所以设计门
限比较电路，½信号幅度超过门限才启动信号采集
与存储过程。
图２单片机、ＦＰＧＡ、ＳＤ卡连接关系示意图
在实验中发现，利用Ｃ８０５１单片机ＳＰＩ接口直
接对ＳＤ卡进行数据读写，速率最高３００ ½½½½½／½左
右，远不½满足本系统中数据实时存储的要求。这
里采取了如下的措½：时序相对复杂而应用频率½
的ＳＤ卡初始化和½令的发送接收由单片机完成，
图１
系统总½结构框图
对速率要求高½逻辑相对简单的数据缓冲和格式½
Ａ／Ｄ采集芯片采用ＴＩ公司的高速８½ＣＭＯＳ
工艺的模数½换器ＡＤＳ８３１，采用单一＋５ Ｖ供电，
内部带有取样保持电路。ＡＤＳ８３１采用流水线结
构，因而采样速率可高达８０ ＭＨ½。ＡＤＳ８３１的可编
程模拟输入范围有１ Ｖ½—½和２ Ｖ½—½两种，因此
信号输入端经过了分压和运放ＯＰＡ６８１构成的调
理电路。
单片机采用Ｃ½½½½½公司的小½积混合信号微
处理器Ｃ８０５１Ｆ３１０，具有兼容８０５１的高速ＣＩＰ－５１
内核，时钟频率为２５ ＭＨ½时最高运行速度可达２５
ＭＩＰＳ，内部集成有１
２８０
½½½½
ＲＡＭ、１６
换由高速ＦＰＧＡ芯片完成。单片机、ＦＰＧＡ和ＳＤ
卡的连接关系如图２所示。ＦＰＧＡ采用Ａ½½½½½公
司Ｃ½½½½½½系列的ＥＰ½Ｃ３，时钟源产生的系统时钟
进入ＦＰＧＡ，经整½和分频后输出单片机和Ａ／Ｄ芯
片的工½时钟。
２高速数据接口的ＦＰＧＡ实现
２．１
Ｍ４Ｋ
ＲＡＭ
块（Ｂ½½½½）是ＳＤ卡读写操½的基本单元，块的
大小是可编程的，编程信息存储在卡控制器的ＣＳＤ
½½½½½的
寄存器。这里块的单½设定为与磁盘存储器扇区
（½½½½½½）大小一样的５１２ ½½½½。如½将Ａ／Ｄ½换后
连续的８½并行数据打包成５１２ ½½½½的数据块，并
½在ＳＤ卡准备½接收数据后将数据块串行发送出
去，需要在ＦＰＧＡ中实现数据的缓冲和格式变换。
Ｃ½½½½½½系列ＦＰＧＡ中有一种内嵌的ＲＡＭ块
Ｍ４Ｋ，容量为４ ½½½½，是ＦＰＧＡ中专门为用户实现
不同类型的数据缓存而提供的［３½。Ｍ４Ｋ ＲＡＭ按
不同用途可配½为单端口ＲＡＭ、简单双端口
ＲＡＭ、真正双端口ＲＡＭ、多端口ＲＡＭ、ＦＩＦＯ、
ＲＯＭ等，这里将其配½为简单双端口ＲＡＭ模式，
一个端口只写，另一个端口只读，两个端口有不同的
写时钟和读时钟。
ＦＰＧＡ中由Ｍ４Ｋ ＲＡＭ构成的数据缓冲模块
如图３所示［４½，采用两个Ｍ４Ｋ配½成的简单双端
½½½½½存储器、ＳＰＩ总线接口等。
ＳＤ卡是基于快速闪存的新一代存储器，具有½
积小、容量大、数据传输陕、移动灵活、安全性½½等
优点，目前市场上已有１６
Ｇ½½½½容量，１５０倍速率
（１倍速率一１５０ ½½½½½／½）的ＳＤ卡，而½积只有２４
½½×３２ ½½×２．１
½½。这里采用的是Ｓ½½½½½½公
司的１３３倍速的２ Ｇ容量ＳＤ卡。
ＳＤ卡接口模式有两种［２½：一种是ＳＤ模式，在
这种模式下，ＳＤ卡９个引脚除了一个电源和两个地
引脚，还有一条½令线ＣＭＤ和４条数据线ＤＡＴＡ０
½３，ＣＭＤ线传送½令和响应，ＤＡＴ线传送数据，其
中如果只用４条ＤＡＴ线中的一条来传输数据，称
为１ ½½½ＳＤ模式；若４条全用，称为４ ½½½ＳＤ模式，这
种模式数据传输速率最快；另½种是ＳＰＩ模式，引脚
万
方数据
２１０
电
子
器件
第３２卷
口ＲＡＭ交替进行数据的读写操½，一个ＲＡＭ在
的½½½½和½½½½。５１２ ½½½½的双端口ＲＡＭ输入总
线配½为８½，采集来的数据½½½½［－７．．½½可以直接
写入ＲＡＭ，输出总线配½为１½，这样在ＲＡＭ中
进行写操½时，另一个ＲＡＭ进行读操½。计数器
½½½½½½½０产生数据写入ＲＡＭ块的９½地址，½½½½
模块相½于将进½标志½½½½信号延时一个时钟周
期后接Ｔ触发器，这样计数器每计数完一个周期输
出端Ｑ就会翻½一次，恰½交替½½两个ＲＡＭ块
就同时完成了数据的并串½换。计数器½½½½½½½½
产生读数据的１２½地址，写时钟½½½½½采用½
ＭＨ½，读时钟采用２０
ＭＨ½。
图３
Ｍ４Ｋ
ＲＡＭ构成的数据缓冲模块
需要注意的是，Ｍ４Ｋ ＲＡＭ块是纯同步的
ＲＡＭ，在ＲＡＭ块的输入地址、输入数据和读写½
Ｇ（½）＝½７＋½３＋１
Ｇ（½）＝Ｘ１６＋½１２＋½５＋½
（１）
（２）
½信号端均有一级输入寄存器，中间是一个纯异步
读写的ＲＡＭ内核，数据输出端的一级寄存器是可
ＣＲＣ７发生器硬件实现原理图如图４所示，图
中方块是移½寄存器，½½½½ ½½端每送入一½就进行
选的，这里将该寄存器选中。这样在输入端和输出
端的所有信号½会延时一个时钟周期。
２．２
一次异或操½和循环移½，最后一½数据移出½½½½
½½½端后７个寄存器的数据就是计算得到的ＣＲＣ
校验码。ＦＰＧＡ中ＣＲＣ７校验模块用ＶＨＤＩ，语言
ＣＲＣ校验
ＣＲＣ（Ｃ½½½½½
Ｒ½½½½½½½½½
Ｃ½½½½，循环冗½校
实现，模块内将校验½经并串½换后附在串行发送
的数据后面。例如½输入数据为“½½０１００１０１”时，经
验）是ＳＤ卡应对½令、回复和数据传输过程中ＳＤ
总线出错的措½。ＣＲＣ校验的基本思想是：利用线
计算生成的校验½是“１０１０１０１”，ＣＲＣ７模块在Ｑ½一
½½½½½Ｉ½½件中的波½仿真如图５所示。
性编码理论，串行传送的信息Ｍ（½）是一串惫½二
进制序列，在它被发送的同时，被一个先选择的“生
成多项式”相除，“生成多项式”长½＋½½，相除后得
到，．½的½数就是校验½，它拼接到原½½有效信
息后面，即½成ＣＲＣ码。ＣＲＣ码到达接受方时，接
受方的设备一方面接受ＣＲＣ码，一方面用同样的方
法与“生成多项式”相除，如果正½除½，表示无信息
差错，接受方去掉ＣＲＣ码后面的½½校验，收下½
½有效信息；如果不½除½时，说明有信息的状态½
发生了½变，即传输过程中出错［５½。
—
一
一
驴
½
口
图４
■－●
ＣＲＣ７发生器硬件实现原理图
½．１Ⅵ
１０
Ｉ
½½½
Ｈ
Ｍ
Ｈ
Ｈ
ＫＩ
ＸＩ
甘½－½½½
口Ｃ一●½
½●½●½“
½½½½½½
ＳＤ卡所有的½令和大部分回复的ＣＲＣ校验称
为ＣＲＣ７，是采用一个７½的校验码，其生成多项式
如式（１）。ＳＤ卡数据线上的ＣＲＣ校验称为
½½●●■＾
ＣＲＣ½６，是采用的１６½校验码，生成多项式如式（２）
图５
ＦＰＧＡ中ＣＲＣ７发生模块仿真波½图
万
方数据
第１期
张洪剐，苑秉成等：基于ＦＰＧＡ和ＳＤ卡的水声信号高速采集与存储系统设计
２１１
２．３时序控制模块
ＦＰＧＡ中的时序控制主要是数据线、时钟线的
控制权问题，即单片机启动数据发送过程后，ＦＰＧＡ
要输出同步的数据和时钟；½数据块发送完成后，由
于单片机要接收ＳＤ卡的回复信息，ＦＰＧＡ要立即
就以文件的½式存放在ＳＤ卡上，用通用的ＳＤ卡读
卡器将数据读出后就可以利用Ｗ½½½½½½操½系统
下的ＭＡＴＩ。ＡＢ或其他高级½件对数据进行分析处
理［６．７½。
目前应用最多的ＦＡＴ½６、ＦＡＴ３２、ＮＴＦＳ文件
是Ｗ½½½½½½系统操½系统为方便管理磁盘存储空
间而发展起来的，磁盘是采用物理扇区的ＣＨＳ（柱
把控制权交给单片机，图２中就是单片机、ＦＰＧＡ、
ＳＤ卡的简化的连接关系图。
传送数据时，单片机½为ＳＰＩ主器件，ＳＤ卡½
为从器件。ＦＰＧＡ获取时钟、数据线控制权的开始
信号是单片机启动信号延时两个时钟周期（Ｍ４Ｋ
ＲＡＭ输入输出端两个寄存器的延时），结束信号是
图３中计数器½½½½½½½½溢出信号½½½½延时２０个时
钟周期（１６个ＣＲＣ校验½加４个周期的延时）。需
要注意的是，传送数据时单片机ＳＰＩ总线对串行时
钟有极性和相½的要求，串行时钟的极性和相½有
４种组合，如图６所示，通过单片机ＳＰＩ控制寄存器
面数、磁头数、每磁道扇区数）寻址方式，而ＳＤ卡中
的存储空间连续的，不存在柱面、磁头、磁道、扇区的
概念，½是可以计算得到ＳＤ卡的ＣＨＳ参数。根据
系统的实际需求，这里采用较简单的ＦＡＴ½６文件
系统。
３．１
ＳＤ卡文件系统结构
ＳＤ卡中存储空间分保护区（Ｐ½½½½½½½½
Ａ½½½）和
数据区（Ｄ½½½ Ａ½½½），用户的数据读写只½在数据区
进行。ＳＤ卡数据区的存储空间分配结构如图７所
示［８½，整个数据区空间从第一个物理扇区开始依次
为主引导记½和分区表（Ｍ½½½½½
Ｐ½½½½½½½½
Ｂ½½½
Ｒ½½½½½
½½½
Ｂ½½½
（ＳＰＩＯＣＫＲ）的时钟控制选择½进行设½。ＣＫＰＨＡ
½（ＳＰＩ½½ＦＧ．５）选择两种时钟相½（锁存数据所用
的边沿），ＣＫＰＯＬ½（½Ｐ½０ＣＦＧ．４）控制高电平有效
或½电平有效。这里将ＳＰＩ寄存器配½为第三种方
式（ＣＫＰＨＡ＝１，ＣＫＰＯＩ。＝½），相应ＦＰＧＡ中时钟
Ｔ½½½½）、分区启动扇区（Ｐ½½½½½½½½
Ａ½½½½½½½½½
Ｓ½½½½½）、文件分配表（Ｆ½½½
Ｔ½½½½）、根目
½（Ｒ½½½ Ｄ½½½½½½½½）和用户区（Ｕ½½½ Ｄ½½½）五个部
分。图中右侧是容量为２
Ｇ的一个ＳＤ卡的具½分
配方案，数字为存储区各部分所占用的物理扇区号。
文件系统存储Ｋ配甓
物弹扇Ｉ＾号
扛・；½甘记求和１分随衷
Ｍ½½½½½
Ｂ½½½ Ｒ½½½½½
½½½
Ｐ½½½½½½½½
Ｔ曲½½
分½½启动确½
Ｐ½½½½½½½½ Ｂ½½½ Ｓ½½½½½
线就要配设½为在开始前结束后½是高电平，且保
证在时钟上跳沿½可靠锁存数据。
＿＿一
＿一
＿＿—½
½Ｏ；ＰＯＬ吨‘½ＩＡ
１Ｌ
１，－
—Ｌ
。１，一
■Ｌ
１Ｌ ■Ｚ一
１，－
■Ｌ
—１
０½½½２０
■Ｌ
■Ｌ
—Ｌ
‘—Ｌ
■Ｌ
１
．．．Ｊ
½½¨１
１２１
½广
½½ —广 ½广’
Ｊ广 —½一。
½■
、ＩＥ½
Ｆ½½½ Ａ½½½½½½½½½
Ｚ½½分雕是１
１－曲Ｉ½
证½’½，，½太２
１２２１０ ３６４
Ｉ
３６５ １０６０７
½‘
½Ｉ’
：½Ｉ ２：
Ｆ½½½ ＡＩＩ½½½½½½ Ｔ½½½½ ２
般½½采
Ｒ½½½
Ｄ½脚½½
６０８½０６３９
用Ｐ数据
图６主方式下时钟和数据线的时序关系
Ｕ½Ｄ½½½
６３９ Ｉ½ ３９６７２３９
２．４门限启动模块
图１中的门限比较电路由一个稳压源和比较器
组成，½输入端信号幅度超过设定门限时，门限比较
电路就输出一系列的正脉冲，这些脉冲½为信号采
图７
ＳＤ卡数据区存储空间分配
主引导记½和分区表占据数据区的第一个物理
扇区，共５１２ ½½½½，其中前４４６ ½½½½是主引导记½，
在本文件系统中不予考虑，４４６½５１０ ½½½½是分区
表，共四个分区表项，每个分区表项占用１６ ½½½½，这
里只用第一个表项，其他表项内容全为０。½件中
分区表项内容用一个结构½ＭＢＲ表示，包括有分
区的开始磁头、开始扇区、结束磁头、结束扇区以及
总扇区数等项内容。扇区最后两个字节是结束标志
５５
集和存储的启动信号，为保证启动过程的可靠性且
不被瞬间的尖峰脉冲干扰，根据信号的实际物理特
征，ＦＰＧＡ中采取的措½是：只有接收到３个连续脉
冲才启动数据采集存储过程；一旦数据采集开始，则
至少采集十秒钟才复½脉冲捕获模块，既防止有效
数据的漏采，又减少了单片机查询门限状态的次数。
３
文件系统
在ＳＤ卡中建立ＦＡＴ文件系统后，所采集数据
ＡＡ。主引导记½和分区表½然只有一个扇区的
数据，½按照ＳＤ卡文件系统协议要求，主引导记½
和分区表占用ＳＤ卡数据区的前１２１个物理扇区。
万
方数据
２１２
电子
器件
第３２卷
分区启动扇区在分区的最开始½½，占用一个
扇区。分区启动扇区中默认包含一个扩展ＦＤＣ
（Ｆ½½½½½½½ Ｄ½½½
Ａ／Ｄ½换，并把采集数据写入新建立的文件中，采
Ｃ½½½½½½½½）描述符表项，包括有扇区
集过程中若信号幅度½于门限，则停止采集和存储
过程，更新ＦＡＴ。若信号再次幅度过门限，则创建
新文件重复数据采集和存储过程。
大小定义、每簇扇区数、保留扇区数、根目½项数、每
ＦＡＴ项占用扇区数、每磁道扇区数、磁盘面数等大
量分区操½基本信息。
文件分配表是记½存储区簇的分配½用情况，
ＦＡＴ½６文件系统下２ Ｇ容量的ＳＤ卡每个ＦＡＴ占用
２４３个扇区，两个ＦＡＴ占用１２２½６０７的物理扇区。
根目½中记½了ＳＤ卡上的文件和子目½，
ＦＡＴ½６中的根目½占用固定的３２个扇区，扇区地址
紧跟在ＦＡＴ２之后。根目½中的目½项可以是各种
文件按照建立时间顺序½名，在ＳＤ卡用户数
据区（Ｕ½½½ Ｄ½½½）也是按顺序存放，这样即½数据写
操½过程中出现异常中止导致的文件损坏，也可以
方便地修复ＦＡＴ将采集的有效数据读出。
４结语
系统可方便进行升级，ＥＰ½Ｃ３½为ＡＬＴＥＲＡ
公司Ｃ½½½½½½系列最½配½的ＦＰＧＡ产品，内部也
集成有１３个Ｍ４Ｋ ＲＡＭ，加上ＦＰＧＡ丰富的Ｉ／Ｏ
类型的文件和子目½，每个目½项中包含文件名、扩
展名、文件建立日期时间、文件开始簇、文件大小等信
息，共占用３２
½½½½，所以根目½中可以有５１２个根目
½项。根目½后是用户数据区，存放文件数据。
３．２文件系统基本操½
资源，应用本设计可方便将Ａ／Ｄ采集扩展到多通
道；其次，若只对½件进行升级，ＳＤ读写采用４
½½½ＳＤ模式，可将采集速率提升到４
ＭＨ½，而且随着
ＳＤ卡新产品读写速率的不断提高，Ａ／Ｄ采集速率
提升到十几兆到几十兆也是可½的。
根据系统的实际需求，设计的文件系统只支持
一级目½结构，最多可保存５１２个文件。应用½件
对ＳＤ卡主要是初始化和写入操½，ＳＤ卡的读写支
持单块模式和多块模式，这里采用多块写模式，单片
机在发送的½令中指定相应地址后，采集数据就以
块的½式连续写入ＳＤ卡中。单片机应用½件流程
图如图８所示，½信号幅度超过设定门限，则启动
目前已利用该系统成功获取了某水下航行器的
噪声数据，实验结果表明，该设计应用方便、工½可
靠。同时该设计可½为一个通用的信号采集、记½
设备，具有非常广泛的应用前景。
参考文献：
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Ｓ½½Ｄ½½½ Ｃ½½½½½½½½½½
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Ｅ３２
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［８３
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ＳＤ
Ｍ½½½½½
½½½½ Ｓ½½½½½½½½½½½½½－ＦＩＬＥ ＳＹＳＴＥＭ ＳＰＥＣＩＦＩＣＡ—
Ｔ１０Ｎ
Ｖ½½½½½½½．０１［½３．Ｓ½½Ｄ½½½
Ｃ½½½½½½½½½½ ２００１．
万
方数据
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