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PCB Layout 中的走线策略
布线（Layout）是
PCB
设计工程师最基本的工½技½之一。走线的½坏将直接½响到整个系统的性½，大
多数高速的设计理论也要最终经过
Layout
得以实现并验证，
由此可见，布线在高速
PCB
设计中是至关重要
的。下面将针对实际布线中可½遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。主要
从直角走线，差分走线，蛇½线等三个方面来阐述。
1．
直角走线
直角走线一般是
PCB
布线中要求½量避免的情况，也几乎成为衡量布线½坏的标准之一，那么直角走线究
竟会对信号传输产生多大的½响呢？从原理上说，直角走线会½传输线的线½发生变化，造成阻抗的不连
续。其实不光是直角走线，顿角，锐角走线½可½会造成阻抗变化的情况。
直角走线的对信号的½响就是主要½现在三个方面：一是拐角可以等效为传输线上的容性负½½，减缓上升
时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的
EMI。
传输线的直角带来的寄生电容可以由下面这个经验公式来计算：
C=61W(Er)[size=1]1/2[/size]/Z0
在上式中，C 就是指拐角的等效电容（单½：pF）
，W 指走线的½度（单½：inch） 指介质的介电常数，
，εr
Z0
就是传输线的特征阻抗。举个例子，对于一个
4Mils
的
50
欧姆传输线（εr 为
4.3）来说，一个直角带来
的电容量大概为
0.0101pF，进而可以估算由此引起的上升时间变化量：
T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps
通过计算可以看出，直角走线带来的电容效应是极其微小的。
由于直角走线的线½增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章
节中提到的阻抗计算公式来算出线½增加后的等效阻抗，然后根据经验公式计算反射系数：
ρ=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在 7%-20%之间，因而反射系数最大为 0.1
左右。而且，
从下图可以看到，在
W/2
线长的时间内传输线阻抗变化到最小，再经过
W/2
时间又恢复到正常的阻抗，整
个发生阻抗变化的时间极短，往往在
10ps
之内，这样快而且微小的变化对一般的信号传输来说几乎是可以
½略的。
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很多人对直角走线½有这样的理解，认为尖端容易发射或接收电磁波，产生
EMI，这也成为许多人认为不
½直角走线的理由之一。然而很多实际测试的结果显示，直角走线并不会比直线产生很明显的
EMI。也许
目前的仪器性½，测试水平制约了测试的精确性，½至少说明了一个问题，直角走线的辐射已经小于仪器
本身的测量误差。
总的说来，直角走线并不是想象中的那么可怕。至少在
GHz
以下的应用中，其产生的任½诸如电容，反射，
EMI
等效应在
TDR
测试中几乎½现不出来，高速
PCB
设计工程师的重点还是应该放在布局，
电源/地设计，
走线设计，过孔等其他方面。½然，½管直角走线带来的½响不是很严重，½并不是说我们以后½可以走
直角线，注意细节是每个优秀工程师必备的基本素质，而且，随着数字电路的飞速发展，PCB 工程师处理
的信号频率也会不断提高，到
10GHz
以上的
RF
设计领域，这些小小的直角½可½成为高速问题的重点对
象。
2．
差分走线
差分信号（Differential
Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往½要采用差
分结构设计，什么另它这么倍受青睐呢？在
PCB
设计中又如½½保证其良½的性½呢？带着这两个问题，
我们进行下一部分的讨论。
½为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来
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判断逻辑状态“0”还是“1”。而承½½差分信号的那一对走线就称为差分走线。
差分信号和普通的单端信号走线相比，最明显的优势½现在以下三个方面：
a.抗干扰½力强，因为两根差分走线之间的耦合很½，½外界存在噪声干扰时，几乎是同时被耦合到两条线
上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。
b.½有效抑制 EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的
越紧密，泄放到外界的电磁½量越少。
c.时序定½精确，由于差分信号的开关变化是½于两个信号的交点，而不像普通单端信号依靠高½两个阈值
电压判断，因而受工艺，温度的½响小，½降½时序上的误差，同时也更适合于½幅度信号的电路。目前
流行的
LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。
对于
PCB
工程师来说，最关注的还是如½确保在实际走线中½完全发挥差分走线的这些优势。也许只要是
接触过
Layout
的人½会了解差分走线的一般要求，那就是“等长、等距”。等长是为了保证两个差分信号时
刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。“½量靠近原则”
有时候也是差分走线的要求之一。½所有这些规则½不是用来生搬硬套的，不少工程师似乎还不了解高速
差分信号传输的本质。下面重点讨论一下
PCB
差分信号设计中几个常见的误区。
误区一：认为差分信号不需要地平面½为回流路径，或者认为差分走线½此为对方提供回流途径。造成这
种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。从图
1-8-15
的接收端的结
构可以看到，晶½管
Q3,Q4
的发射极电流是等值，反向的，他们在接地处的电流正½相互抵消（I1=0）
，因
而差分电路对于类似地弹以及其它可½存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流
抵消并不代表差分电路就不以参考平面½为信号返回路径，其实在信号回流分析上，差分走线和普通的单
端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对
地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路，图
1-8-16
是单端
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信号和差分信号的地磁场分布示意图。
在
PCB
电路设计中，一般差分走线之间的耦合较小，往往只占
10~20%的耦合度，更多的还是对地的耦合，
所以差分走线的主要回流路径还是存在于地平面。½地平面发生不连续的时候，无参考平面的区域，差分
走线之间的耦合才会提供主要的回流通路，见图
1-8-17
所示。½管参考平面的不连续对差分走线的½响没
有对普通的单端走线来的严重，½还是会降½差分信号的质量，增加
EMI，要½量避免。也有些设计人员
认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，½从理论上看这种做法是
不可取的，阻抗如½控制？不给共模信号提供地阻抗回路，势必会造成
EMI
辐射，这种做法弊大于利。
误区二：认为保持等间距比匹配线长更重要。在实际的
PCB
布线中，往往不½同时满足差分设计的要求。
由于管脚分布，过孔，以及走线空间等因素存在，必须通过适½的绕线才½达到线长匹配的目的，½带来
的结果必然是差分对的部分区域无法平行，这时候我们该如½取舍呢？在下结论之前我们先看看下面一个
仿真结果。
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从上面的仿真结果看来，方案
1
和方案
2
波½几乎是重合的，也就是说，间距不等造成的½响是微乎其微
的，相比较而言，线长不匹配对时序的½响要大得多（方案
3）
。再从理论分析来看，间距不一致½然会导
致差分阻抗发生变化，
½因为差分对之间的耦合本身就不显著，
所以阻抗变化范围也是很小的，
通常在
10%
以内，只相½于一个过孔造成的反射，这对信号传输不会造成明显的½响。而线长一旦不匹配，除了时序
上会发生偏移，还给差分信号中引入了共模的成分，降½信号的质量，增加了
EMI。
可以这么说，PCB 差分走线的设计中最重要的规则就是匹配线长，其它的规则½可以根据设计要求和实际
应用进行灵活处理。
误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声
的免疫力，还½充分利用磁场的相反极性来抵消对外界的电磁干扰。½说这种做法在大多数情况下是非常
有利的，½不是绝对的，如果½保证让它们得到充分的屏½，不受外界干扰，那么我们也就不需要再让通
过½此的强耦合达到抗干扰和抑制
EMI
的目的了。如½才½保证差分走线具有良½的隔离和屏½呢？增大
与其它信号走线的间距是最基本的途径之一，
电磁场½量是随着距离呈平方关系递减的，一般线间距超过
4
倍线½时，它们之间的干扰就极其微弱了，基本可以½略。此外，通过地平面的隔离也可以起到很½的屏
½½用，这种结构在高频的（10G 以上）IC 封装
PCB
设计中经常会用采用，被称为
CPW
结构，可以保证
严格的差分阻抗控制（2Z0）
，如图
1-8-19。
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