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利用SmartCompile和赛灵思的设计工具进行设计保存

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标签: 利用

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赛灵思

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设计

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采用像分区、自动命名和拓朴匹配这样的设计保存技术,有可能把解决问题所花费的时间缩短几个月。作者:Eric  Shiflet  和  Kate  Kelley  赛灵思公司在  FPGA  环境下,设计保存是一项复杂的实现挑战,它需要保存的事项包括:一项设计的HDL  描述、一个模块的综合网表、约束文件内的布局信息,以及在局部比特文件中的配置数据。赛灵思的IntegratedSoftware  Environment  (ISE)  9.1i  软件以新的SmartCompile  技术为特色,其中包含两种新的方法–  SmartGuide  和Partitions-它可保存像布局或布线这样的设计实现数据,并且可以减少解决问题所花费的时间。

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