内存PCB Layout设计知识内存PCB Layout设计知识DDR内存怎么控制时序?看DDR Spec了解其时序要求转换为layout走线要求,包括1,Address总长要求,其与clock的比较within a num2,CTL/CMD总长要求,其与clock的比较3,DDR Clock总长要求以及其differential skew4,Data总长要求,group(data , DQM,DQS)的skew,DQS (0:7)orDQS(0:15)与clock的比较具体还包括series resistor¶llel resistorvalue要求以及placement等等,具体可以去看各ddr的spec,以及Design guide1.Address Bus 请先拉至中间再往上面,分配至BGA IC。2.CLK#0 , CLK0 ;CLK#1 , CLK1 ;CLK#2 , CLK2为三对PAIR,除了本身等长外,与其它的线需有25Mil 的安距做内存的话,到JEDEC网站上下载DDR SDRAM DIMM设计规范。做主板的话,到INTEL网站上下载支持DDR SDRAM芯片组的设计指导我有几个问题:1。地址线是否应该采用星形布线,那么Vtt的终端电阻应该如何放置,可不可以放在星形的连接点处?2。我希望尽量减少板面积,所以打算正反贴,我看内存条也是这样放的,可以吗?3。如果我只是在主板上贴有四片DDRmemory,要求clock能达到150Mhz,请问在布线方面有什么具体的要求呢?恳请各位DX指导,谢谢地址线是否应该采用星形布线,那么Vtt的终端电阻应该如何放置,可不可以放在星形的连接点处?根据你的拓扑仿真结果确定VTT电……
猜您喜欢
推荐内容
开源项目推荐 更多
热门活动
热门器件
用户搜过
随便看看
热门下载
热门文章
热门标签
评论