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阻塞赋值与非阻塞赋值

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2017-05-30
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标签： fpga verilog

详细介绍了Verilog中的阻塞赋值与非阻塞赋值，并通过实例介绍的方式来理解两者的不同。

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阻塞赋值与非阻塞赋值作者：zhsj 日期：2015727 在 Verilog 语法中，阻塞赋值和非阻塞赋值是非常难理解的一个概念，尤其是对于初学者，往往搞不懂何时使用非阻塞赋值及何时使用阻塞赋值才能设计出符合要求的电路本文是笔者学习此概念时的学习笔记，主要分为概念解析和实例分析，并对一些编程要点进行总结分析，希望对各位初学者有所帮助在正式讲解之前先定义两个英文缩写字： RHS赋值符合右边的表达式或变量 LHS赋值符号左边的表达式或变量一概念解析 11 阻塞赋值阻塞赋值操作符为等号即，当采用阻塞赋值方式赋值时，需要先计算等号右手方向RHS 部分的值，这时赋值语句不允许任何别的 Verilog 语句的干扰，直到现行的赋值完成时刻，即把 RHS 赋值给 LHS 的时刻，它才允许别的赋值语句的执行一般可综合的阻塞赋值操作在 RHS 不能设定有延迟，即使是零延迟也不允许若在 RHS 上加上延迟，则在延迟期间会阻止赋值语句的执行，延迟后才执行赋值，这种赋值语句是不可综合的，在需要综合的模块中不可使用这种风格的代码阻塞赋值的执行......

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