本帖最后由 tiankai001 于 2014-7-26 17:13 编辑
The Designer’s Guide to VHDL
vhdl学习必备的查询手册
这是一本英文原版书,书籍简介:This third edition is the first comprehensive book on the market to address the new featu
比如我想获得一个8MHz的MCLK or SMCLK ,当我使用XT1或者内部的REFCLK作为参考源,并且通过FLL锁频环倍频时,我更改FLLN的值,发现输出的频率不会精确的变化,而是出现阶梯状的变化,这样使我想获得一个精确的定时就比较困难了,不知道这个现象是否正常? 还有一个问题是当我配置定时器的分频系数时,也并不能精确的分频,比如我定时时间是50ms,将时钟来源八分频后不是400ms,
#include#includemain(){ int i=5,j=5,p,q;p=(i++)+(i++)+(i++);q=(++j)+(++j)+(++j);SCON=0x50;TMOD|=0x20;TH1=0xf3;TR1=1;TI=1;printf("p=%dq=%d",p,q);while(1){};}我用keil c51写了这个程序为什么q=21 但在win-tc上是24这是和编译器有关
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