FPGA中的D触发器时序关系
文档内容节选
RTL Viewer中看到的电路图为:应该是一个D触发器Modelsim testbench仿真波形图为从上图可以看出,PinIn输入引脚的变换只有在下一个clk上升沿的时候才传递到输出PinOut引脚Verilog源码:module VerilogKey clkrstn PinIn PinOut input clk input rstn input PinIn按键输入 output PinOutreg PinOutr按键信息锁存入keyrstalways posedge clk or negedge rstn ifrstn PinOutr 1b1 else PinOutr PinInassign PinOut PinOutr endmodule......
猜您喜欢
推荐内容
开源项目推荐 更多
热门活动
热门器件
用户搜过
随便看看
热门下载
热门文章
热门标签
评论