小型指南
MT-201
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FPGA与ADC
数字数据输出的接口
ADI公司应用工程部
POWER SUPPLY
INPUT
V
REF
DATA
OUTPUT
ADC
FPGA
INTERFACE
GND
引言
现场可编程门阵列(FPGA)与模数½换器(ADC)输出的
接口是一项常见的工程设计挑战。本笔记简要介绍各
种接口协议和标准，并提供有关在高速数据½换器实
现方案中½用LVDS的应用诀窍和技巧。
ANALOG
INPUT
CLOCK
INPUT
CONTROL
应用工程笔记教程系列
目½
接口方式和标准..............................................................................2
一般建议
...........................................................................................3
典型示例
...........................................................................................4
故障排除技巧
..................................................................................7
ADC丢失第14½ ........................................................................7
ADC丢失第14½时的频域曲线 ..............................................7
ADC丢失第14½时的时域曲线 ..............................................8
ADC的第9½和第10½短接在一起.............................................8
第9½和第10½短接在一起时的ADC频域曲线.......................9
第9½和第10½短接在一起时的ADC时域曲线.......................9
数据和时钟时序无效时的时域曲线........................................
10
数据和时钟时序无效时的放大时域曲线
............................... 10
修订历史
2013年1月—修订版0至修订版A
删除“½用适配板”部分...............................................................
11
2012年1月—修订版0：初始版
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MT-201
接口方式和标准
-
现场可编程门阵列(FPGA)与模数½换器(ADC)数字数据输
I
2
C½用两条线：时钟和数据。它支持总线上的大量器件，
而无需额外的引脚。I
2
C相对较慢，考虑协议开销，速度为
400 kHz至1 MHz。它通常用在慢速、小尺寸器件上。I
2
C也
常常用½控制接口或数据接口。
SPI½用3到4条线：
•
时钟
•
数据输入和数据输出(4线)，或者双向数据输入/数据输
出的接口是一项常见的工程设计挑战。此外，ADC½用多
种多样的数字数据样式和标准，½这项挑战更加复杂。对
于通常在200
MHz以下的½速数据接口，单倍数据速率(SDR)
CMOS非常普遍：发送器在一个时钟沿传送数据，接收器
在另一个时钟沿接收数据。这种方式可确保数据有充足的
时间完成建立，然后由接收器采样。在双倍数据速率
(DDR) CMOS中，发送器在每一个时钟沿½会传送数据。
因此，在相同的时间内，它传输的数据量是SDR的两倍。
然而，接收器正确采样的时序更加复杂。
并行½压差分信号(LVDS)是高速数据½换器的常见标准。
它采用差分信号，每一½均有P线和N线；在最新的FPGA
中，其速度可达DDR
1.6 Gbps或800 MHz。并行LVDS的功
耗½于CMOS，½所需的线数则是CMOS的两倍，因而布
线可½比较困难。LVDS常常用在具有“源同步”时钟系统的
数据½换器中，不过这并不是LVDS标准的一部分。在这
种设½中，时钟与数据同相，并且与数据一同发送。这
”
样，接收器就½½用该时钟更½松地捕捉数据，因为它现
在知道数据传输½时发生。
FPGA逻辑的速度一般跟不上高速½换器的总线速度，因
此大多数FPGA具有串行器/解串器(SERDES)模块，用以将
½换器端的快速、窄带串行接口½换为FPGA端的慢速、
½带并行接口。针对总线中的每个数据½，此模块输出
2、4或8½，½以½、¼或1/8的时钟速率输出，从而有效地
将数据解串。数据由FPGA内部的½总线处理，其速度远
½于连接到½换器的窄总线。
LVDS信号标准也用于串行链路，大部分是用在高速ADC
上。½引脚数量比接口速度更重要时，通常½用串行
LVDS。常常½用两个时钟：数据速率时钟和帧时钟。并
行LVDS部分提到的所有考虑同样适用于串行LVDS。并行
LVDS不过是由多条串行LVDS线组成。
出(3线)
•
片选(每个非主机器件½用一条线)
可用片选线有多少，SPI就½支持多少器件。它的速度可达
约100
MHz，通常用½控制接口和数据接口。
串行PORT
(SPORT)是一种基于CMOS的双向接口，每个方
向½用一个或两个数据引脚。对于非%8分辨率，其可调字
长½够提高效率。SPORT支持时域复用(TDM)，通常用在
音频/媒½½换器和高通道数½换器上。它提供每引脚约
100 MHz的性½。Black n处理器支持SPORT，FPGA上可直
接实现SPORT。SPORT一般仅用于数据传输，½也可以插
入控制字符。
JESD204是
一 种
JEDEC标
准 ， 用 于 单 一 主 机 ( 如FPGA或
ASIC等)与一个或多个数据½换器之间的高速串行链路。
最新规格提供每通道或每差分对最高3.125
Gbps的速度。
未来的版本可½提供6.25
Gbps及更高的速度。通道采用
8B/10B编码，因而通道的有效带½降为理论值的80%。时
钟嵌入在数据流中，因此没有额外的时钟信号。多个通道
可以结合在一起以提高吞吐量，数据链路层协议确保数据
完整性。在FPGA/ASIC中，为实现数据帧传输，JESD204
需要的资源远远多于简单的LVDS或CMOS。它显著降½了
接线要求，不过要求½用更昂贵的FPGA，PCB布线也更加
复杂。
FPGA
75MHz
×128 BITS
CONVERTER
SERDES
×16
600MHz
×16 BITS
10339-017
FPGA
LOGIC
图1.
FPGA接口中的SERDES模块和½换器的高速串行接口
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MT-201
一般建议
进行ADC与FPGA的接口设计时，下列一般建议会有所
帮助。
•
½用接收器、FPGA或ASIC的外部电阻终端，而不要½
PMOS
dV
dt
i=C
dV
dt
VDD
用FPGA内部终端，以免不匹配引起反射，致½超出时
序预算。
•
如果系统½用多个ADC，请勿½用某个ADC的某个
DCO。
•
布设连接到接收器的数字走线时，请勿采用大量“½接”
NMOS
i
C
EXTERNAL
LOAD
10339-002
(tromboning)来½所有走线保持等长。
•
利用CMOS输出端的串联终端降½边沿速率并限制开关
图2. 典型CMOS数字输出驱动器
噪声。确认所用的数据格式(二进制补码或偏移二进制)
正确。
采用单端CMOS数字信号时，逻辑电平以大约1
V/nS的速度
移动，典型输出负½½为10
pF(最大值)，典型充电电流为10 mA/
½。应采用½可½小的容性负½½，½充电电流最小。这可
以利用½可½短的走线仅驱动一个门来实现，最½没有任
½过孔。在数字输出端和输入端½用阻尼电阻，也可以½
充电电流最小。
阻尼电阻和容性负½½的时间常数应为采样速率周期的大约
10%。如果时钟速率为100 MHz，负½½为10 pF，则该时间常
数应为10
nS的10%，即1 nS。这种情况下，R应为100
。为
获得最½信噪比(SNR)性½，1.8
V DRVDD优于3.3 VDRVDD。
然而，½驱动大容性负½½时，SNR性½会下降。CMOS输
出支持最高约200
MHz的采样时钟速率。如果驱动两个输
出负½½，或者走线长度大于1或2英寸，建议½用缓冲器。
ADC数字输出应小心对待，因为瞬态电流可½会耦合回模
拟输入端，导致ADC的噪声和失真提高。
图2所示的典型CMOS驱动器½够产生很大的瞬态电流，尤
其是驱动容性负½½时。对于CMOS数据输出ADC，必须采
取特别措½以½这些电流最小，不致于在ADC中产生额外
的噪声和失真。
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MT-201
典型示例
f
S
dV
= 1V/ns
dt
GENERATES 10mA/BIT
CHARGING CURRENT WHEN
DRIVING 10pF DIRECTLY
为限，通常是一个外部数据捕捉寄存器。任½情况下½不
得将数据输出端直接连到高噪声数据总线，必须½用一个
中间缓冲寄存器，½ADC输出端的直接负½½最小。
OUTPUT DRIVER
V
DD
I
S
T (3.5mA)
Q1
Q2
A+
+1.2V
3.5kΩ
3.5kΩ
Z0 = 50
Z0 = 50
100Ω R
TERM
V+
LVDS
RECEIVER
V–
A–
LVDS OUTPUT – CONSTANT
CURRENT OUTPUT
MINIMIZES COUPLING EFFECT
10339-004
ANALOG
INPUT
R
ADC WITH
CMOS OUTPUTS
N BITS
C = 10pF
SIMULATES 1
GATE LOAD PLUS
PCB PARASITICS
10339-003
V+
~1.2V
V–
V–
350mV
V+
MAKE RC < 0.1
f
S
1
FOR
f
S
= 100MSPS, RC < 1ns
IF C = 10pF, R = 100Ω
A–
图3. 利用串联电阻½CMOS数字输出的充电电流最小
图3显示了一个16½并行CMOS输出ADC的情况。每路输出
有一个10
pF负½½，用以模拟一个门负½½加上PCB寄生电容；
½驱动10
pF负½½时，各驱动器产生10 mA的充电电流。
因此，该16½ADC的总瞬态电流可½高达16
× 10 mA =
160 mA。在各数据输出端增加一个小串联电阻R，可以抑
制这些瞬态电流。应适½选择该电阻的值，½RC时间常数
小于总采样周期的10%。如果fs
= 100 MSPS，则RC应小
于1
ns。C = 10 pF，因此最½的R值约为100
。选择更大
的R值可½会降½输出数据建立时间性½，并干扰正常的
数据捕捉。CMOS
ADC输出端的容性负½½应以单个门负½½
A+
Q3
Q4
I
S
B (3.5mA)
图4. 典型LVDS驱动器设计
图4显示了CMOS中的一个标准LVDS驱动器。标称电流为
3.5 mA，共模电压为1.2 V。因此，½驱动一个100
差分终
端电阻时，接收器各输入的摆幅为350
mV p-p，这相½于
700 mV p-p的差分摆幅。这些数值来源于LVDS规范。
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MT-201
EYE DIAGRAM VOLTAGE (mV)
500
EYE DIAGRAM VOLTAGE (mV)
EYE: ALL BITS
ULS: 10000/15600
EYE: ALL BITS
200
ULS: 10000/15596
0
0
–200
–500
–1ns
–0.5ns
0ns
0.5ns
1ns
–1ns
–0.5ns
0ns
0.5ns
1ns
SMALLER OUTPUT
SWING = SAVE POWER:
~30mW AT 40MSPS TO 65MSPS
TIE JITTER HISTOGRAM (Hits)
TIE JITTER HISTOGRAM (Hits)
100
100
50
50
0
–100ps
0ns
100ps
0
–100ps
0ns
100ps
图5.
ANSI和IEEE LVDS标准
LVDS标准有两个：一个由ANSI制定，另一个由IEEE制定。½然这两个标准类似且大致兼容，½并不完全相同。图5比较了这
两个标准的眼图和抖动直方图。IEEE标准LVDS的摆幅为200
mV p-p，½于ANSI标准的320 mV p-p，这有助于节省数字输出的
功耗。因此，如果IEEE标准支持目标应用及与接收器的连接，建议½用IEEE标准。
EYE DIAGRAM VOLTAGE (mV)
EYE DIAGRAM VOLTAGE (mV)
EYE: ALL BITS
200
ULS: 9600/15600
400
200
0
–200
–400
EYE: ALL BITS
ULS: 9599/15599
0
–200
–1ns
–0.5ns
0ns
0.5ns
1ns
–1ns
–0.5ns
0ns
0.5ns
1ns
SMALLER OUTPUT
SWING = SAVE POWER:
~30mW AT 40MSPS TO 65MSPS
100
TIE JITTER HISTOGRAM (Hits)
TIE JITTER HISTOGRAM (Hits)
100
50
50
0
–150ps –100ps –50ps
0ns
50ns 100ns 150ps
0
–150ps –100ps –50ps
0ns
50ns 100ns 150ps
图6.
ANSI和IEEE LVDS标准：走线超过12英寸
图6比较了走线长度超过12英寸或30厘米情况下的ANSI和IEEE
LVDS标准。两幅图中，驱动电流均采用ANSI版标准。右图
中，输出电流加倍，这可以净化眼图并改善抖动直方图。
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10339-006
DATA EYE FOR LVDS OUTPUTS IN
ANSI MODE WITH TRACE LENGTHS
GREATER THAN 12 INCHES ON
STANDARD FR-4
DATA EYE FOR LVDS OUTPUTS IN
ANSI MODE, WITH DOUBLE
CURRENT ON, TRACE LENGTHS
GREATER THAN 12 INCHES ON
STANDARD FR-4
10339-005
DATA EYE FOR LVDS OUTPUTS IN
ANSI MODE WITH TRACE
LENGTHS LESS THAN 12 INCHES
ON STANDARD FR-4
DATA EYE FOR LVDS OUTPUTS IN
IEEE MODE WITH TRACE
LENGTHS LESS THAN 12 INCHES
ON STANDARD FR-4
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