DDR3
存储器已经成为目前服务器和计算机系统的主流应用,虽然
DDR3
采用双参考电压片上校准引擎、动
态
ODT、
fly-by
拓扑以及
write-leveling
等技术在一定程度上提高了信号完整性,但其时序的分析与设计实现仍然比
较困难。针对某自研处理器及服务器主板设计,简要介绍了
DDR3
源同步信号传输的基本原理,使用时域信号仿真工
具,量化分析了
DDR3
系统通道中影响时序的主要因素,并对
DDR3
的写操作时序进行了分析与裕量计算。仿真结果
表明,信号占空比失真程度随着信号
ODT
值的改变和同时开关的
I/
O
数目增加加剧了3
%~5%
,而串扰引入的时序
偏斜可达
218ps
。
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