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VerilogHDL编写的CY7C68013SLAVEFIFO接口程序

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标签: veriloghdl

veriloghdl

编写

编写

接口

接口

程序

程序

详细说明:Verilog  HDL  编写的CY7C68013  SLAVE  FIFO接口程序,实际测试可用。可以直接跟上位机连接,传输数据。文件列表: 

    同步FIFOIN测试通过

    ..................\README.txt

    ..................\同步AUTOIN测试说明.pdf

    ..................\同步自动输入CPLD

    ..................\................\db

    ..................\................\..\fifo_cntl.cbx.xml

    ..................\同步自动输入固件

    ..................\................\build.bat

    ..................\................\readme.txt

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