基于FPGA DSP的数字视频消像旋系统设计

1星
2013-07-01
364.99KB
需要1积分
0次下载

下载资源

文档简介
猜您喜欢
用户评论0

标签： FPGA DSP 数字视频消像旋

基于FPGADSP的数字视频消像旋系统设计

展开预览

猜您喜欢

上传者

: 论文帝; 查看他的其他资源

TI 文字链专区

汽车模拟

推荐内容

开源项目推荐更多

热门活动

热门器件

1. BSZ063N04LS6ATMA1
  描述：表面贴装型 N 通道 40 V 15A（Ta），40A（Tc） 2.5W（Ta），38W（Tc） PG-TSDSON-8-FL 类别: 厂商名称: 系列:OptiMOS™ 6
2. BSZ018N04LS6ATMA1
  描述：表面贴装型 N 通道 40 V 27A（Ta），40A（Tc） 2.5W（Ta），83W（Tc） PG-TSDSON-8-FL 类别: 厂商名称: 系列:OptiMOS™ 6
3. NJM12856U2-33-TE1
  描述：PMIC - 稳压器 - 线性正固定 1 输出 1A SOT-89-5 厂商名称: 系列:- 类别:
4. M55342M08B12B0MT5
  描述：RESISTOR, THIN FILM, 0.8 W, 0.1 %, 300 ppm, 12000 ohm, SURFACE MOUNT, 2010, CHIP 是否无铅:含铅是否Rohs认证:不符合厂商名称:Vishay(威世)
5. HLG-100H-48
  描述：led drivers power supplies 96w 48v 2A 90-305vac ip67 rated Manufacture:Mean Well Product Category:LED Drivers Power Supplies RoHS:Yes
6. ATS-FPX040040025-64-C2-R0
  描述：heatsink 45x45x25mm xcut CP
7. RNC50J3111BSB14
  描述：res 3.11k ohm 1/10w .1% axial
8. 240-034-2-15PPAPN-.110
  描述：D Microminiature Connector, 15 Contact(s), Male, Solder Terminal, 是否无铅:不含铅是否Rohs认证:符合 Reach Compliance Code:compliant
9. C405-ECAY60H-9
  描述：Single Color LED, Amber, 5.1mm, 是否无铅:不含铅是否Rohs认证:符合厂商名称:DDP Engineered LED Solutions
10. P6KE15CA-TP
  描述：TVS DIODE 12.8V 21.2V DO15 类型:齐纳双向通道:1 电压 - 反向关态（典型值）:12.8V

用户搜过

随便看看

请问这两个二极管的作用及应选择的型号
此电路是将自整角机的三线信号转换为AD2S83可接受的2V sin以及cos信号的电路，上面的一路为参考电压输入请问这里面二极管的作用，选择的二极管应该是稳压二极管吗？还是普通二极管，应该选择什么样的型号？
platform builder sysgen时的错误 LNK1123
大家好，我使用platformbuilder进行编译厂家给的操作系统然后是成功的，但是它里面只有一个arm的cpu我又增加了模拟器的cpu并且切换过去进行sysgen，结果就报错了报错的内容如下G:\mytest\wince_form_utu_2440\WINCE5.0_Proj\WINCE500\Emulator_x86\cesysgen\oak\lib\x86etail\fulllibc.l
电网自动化：电网快速发展的光明前景
电动汽车可通过双向充电器为您的住宅供电。智能仪表可帮助您降低水费。无线传感器可在灯光熄灭前检测到故障变压器。美国电网的发展前景一片光明：更少的停电期、更高的效率、更多的可再生能源，从而确保了智能配电的实现。在全国范围内，各州和各公用事业公司正逐步将过时的机电基础设施转变为一个自动化、智能化和动态化的系统。我公司的系统与营销经理Amit Kumbasi表示，“使用长电缆来监控电网资产（包括输电与配电
5V晶振能串电阻给3.3V CPLD使用吗
[i=s] 本帖最后由 tcxz111 于 2016-12-13 09:36 编辑 [/i]5V晶振是给CAN控制器用的，因为时序原因，希望CPLD和CAN控制器能够同步，CAN需要5V, CPLD需要3.3V，晶振选用的5V的，可以通过串个电阻直接给3.3V的CPLD吗？目前串了470Ω，CPLD侧管脚是4V。长时间用担心晶振或CPLD会烧坏？或影响寿命。请问还有其他什么办法？谢谢！后来又串了个
偶数个非门进行短暂的延时防止优化的问题
请问一下假如vhdl写一个用偶数个非门进行短暂的延时然后输出为了防止综合优化该模块，可在模块中加综合约束注释部分的语句是什么呢？我知道verilog中可以用/*synthesis attribute keep a true*/ 但是在VHDL中呢？是什么语句呀？大牛，请知道的不辞指教！
安森美0.55mm封装DC/DC转换器适用于便携设备
xilinx 芯片选型应考虑的因素和方法求高人指点
FPGA烧录失败
我觉得公司请我就是在浪费钱
哈佛人的意志

热门下载

举报人：
被举报人：	论文帝
举报的资源分：	1
* 类型：
	请您提供公司营业执照和软件相关版权到service@eeworld.com.cn
* 详细原因：

基于FPGA DSP的数字视频消像旋系统设计

文档简介

评论

汽车 模拟

汽车模拟