Verilog HDL:A Guide to Digital Design and Synthesis

  Part  1.    Basic  Verilog  Topics 

            Chapter  1.    Overview  of  Digital  Design  with  Verilog  HDL 

            Section  1.1.    Evolution  of  Computer-Aided  Digital  Design 

            Section  1.2.    Emergence  of  HDLs 

            Section  1.3.    Typical  Design  Flow 

            Section  1.4.    Importance  of  HDLs 

            Section  1.5.    Popularity  of  Verilog  HDL 

            Section  1.6.    Trends  in  HDLs 

            Chapter  2.    Hierarchical  Modeling  Concepts 

            Section  2.1.    Design  Methodologies 

            Section  2.2.    4-bit  Ripple  Carry  Counter 

            Section  2.3.    Modules 

            Section  2.4.    Instances 

            Section  2.5.    Components  of  a  Simulation 

            Section  2.6.    Example 

            Section  2.7.    Summary 

            Section  2.8.    Exercises 

            Chapter  3.    Basic  Concepts 

            Section  3.1.    Lexical  Conventions 

            Section  3.2.    Data  Types 

            Section  3.3.    System  Tasks  and  Compiler  Directives 

            Section  3.4.    Summary 

            Section  3.5.    Exercises 

            Chapter  4.    Modules  and  Ports 

            Section  4.1.    Modules 

            Section  4.2.    Ports 

            Section  4.3.    Hierarchical  Names 

            Section  4.4.    Summary 

            Section  4.5.    Exercises 

            Chapter  5.    Gate-Level  Modeling 

            Section  5.1.    Gate  Types 

            Section  5.2.    Gate  Delays 

            Section  5.3.    Summary 

            Section  5.4.    Exercises 

            Chapter  6.    Dataflow  Modeling 

            Section  6.1.    Continuous  Assignments 

            Section  6.2.    Delays 

            Section  6.3.    Expressions,  Operators,  and  Operands 

            Section  6.4.    Operator  Types 

            Section  6.5.    Examples 

            Section  6.6.    Summary 

            Section  6.7.    Exercises 

            Chapter  7.    Behavioral  Modeling 

            Section  7.1.    Structured  Procedures 

            Section  7.2.    Procedural  Assignments 

            Section  7.3.    Timing  Controls 

            Section  7.4.    Conditional  Statements 

            Section  7.5.    Multiway  Branching 

            Section  7.6.    Loops 

            Section  7.7.    Sequential  and  Parallel  Blocks 

            Section  7.8.    Generate  Blocks 

            Section  7.9.    Examples 

            Section  7.10.    Summary 

            Section  7.11.    Exercises 

            Chapter  8.    Tasks  and  Functions 

            Section  8.1.    Differences  between  Tasks  and  Functions 

            Section  8.2.    Tasks 

            Section  8.3.    Functions 

            Section  8.4.    Summary 

            Section  8.5.    Exercises 

            Chapter  9.    Useful  Modeling  Techniques 

            Section  9.1.    Procedural  Continuous  Assignments 

            Section  9.2.    Overriding  Parameters 

            Section  9.3.    Conditional  Compilation  and  Execution 

            Section  9.4.    Time  Scales 

            Section  9.5.    Useful  System  Tasks 

            Section  9.6.    Summary 

            Section  9.7.    Exercises 

      Part  2.    Advanced  VerilogTopics 

            Chapter  10.    Timing  and  Delays 

            Section  10.1.    Types  of  Delay  Models 

            Section  10.2.    Path  Delay  Modeling 

            Section  10.3.    Timing  Checks 

            Section  10.4.    Delay  Back-Annotation 

            Section  10.5.    Summary 

            Section  10.6.    Exercises 

            Chapter  11.    Switch-Level  Modeling 

            Section  11.1.    Switch-Modeling  Elements 

            Section  11.2.    Examples 

            Section  11.3.    Summary 

            Section  11.4.    Exercises 

            Chapter  12.    User-Defined  Primitives 

            Section  12.1.    UDP  basics 

            Section  12.2.    Combinational  UDPs 

            Section  12.3.    Sequential  UDPs 

            Section  12.4.    UDP  Table  Shorthand  Symbols 

            Section  12.5.    Guidelines  for  UDP  Design 

            Section  12.6.    Summary 

            Section  12.7.    Exercises 

            Chapter  13.    Programming  Language  Interface 

            Section  13.1.    Uses  of  PLI 

            Section  13.2.    Linking  and  Invocation  of  PLI  Tasks 

            Section  13.3.    Internal  Data  Representation 

            Section  13.4.    PLI  Library  Routines 

            Section  13.5.    Summary 

            Section  13.6.    Exercises 

            Chapter  14.    Logic  Synthesis  with  Verilog  HDL 

            Section  14.1.    What  Is  Logic  Synthesis? 

            Section  14.2.    Impact  of  Logic  Synthesis 

            Section  14.3.    Verilog  HDL  Synthesis 

            Section  14.4.    Synthesis  Design  Flow 

            Section  14.5.    Verification  of  Gate-Level  Netlist 

            Section  14.6.    Modeling  Tips  for  Logic  Synthesis 

            Section  14.7.    Example  of  Sequential  Circuit  Synthesis 

            Section  14.9.    Exercises 

            Chapter  15.    Advanced  Verification  Techniques 

            Section  15.1.    Traditional  Verification  Flow 

            Section  15.2.    Assertion  Checking 

            Section  15.3.    Formal  Verification 

            Section  15.4.    Summary 

      Part  3.    Appendices