最近参考国外某些文献，用VHDL写了2个浮点加法器，一个是2'S-COMPLEMENT的，一个是SIGN-MAGNITUDE的（就是IEEE标准32位浮点格式）。用QUARTUS 5.1综合和编译效果如下：
2'S-COMPLEMENT的：
器件：STRATIX II －EP2S15F484C3
CRITICAL PATH：大约20.5ns
Total ALUTs: 710个
SIGN-MAGNITUDE的：
器件：STRATIX II －EP2S15F484C3
CRITICAL PATH：大约17ns
Total ALUTs: 708个
文件里面有所有的VHDL代码，加上顶层文件的BLOCK DIAGRAM，顶层的VHDL文件是根据这个图自动生成方便用MODELSIM仿真的。
2个加法器的综合和编译的侧重在速度上，前者时序约束TPD＝25ns，后者TPD＝20ns, 在SETTING里面和TIMMING OPTIMIZATION ADVISOR里面都选取了优化速度的选项。两者都不是流水线设计，但是可以根据需要改成流水线的机构。
希望大家下载之后，喜欢的可以用，不喜欢的可以改，看看是否能够达到更快的效果，并把意见写上来。
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