Verilog Coding Style for Efficient Digital Design

  In  this  paper,  we  discuss  efficient  coding  and  design  styles  using  verilog.  This  can  beimmensely  helpful  for  any  digital  designer  initiating  designs.  Here,  we  address  different  problems  rangingfrom  RTL-Gate  Level  simulation  mismatch  to  race  conditions  in  writing  behavioral  models.  All  theseproblems  are  accompanied  by  an  example  to  have  a  better  idea,  and  these  can  be  taken  care  off  if  thesecoding  guidelines  are  followed.  Discussion  of  all  the  techniques  is  beyond  the  scope  of  this  paper,  however,here  we  try  to  cover  a  few  of  them.