SoC的应用规范和设计语言

Today’s  increasing  design  complexity  requires  innovative  methods  for  verificationand  debug.  With  verification  consuming  up  to  70%  of  the  design  cycle,assertion-based  design  (Foster  et  al.,  2003)  is  viewed  as  one  key  method  forimproving  productivity.  An  assertion  is  a  design  property  that  is  declared  tobe  true  and  should  be  evaluated  by  one  or  more  techniques  among  simulation,emulation,  or  formal  verification.  The  introduction  of  new  standard  languagessuch  as  Property  Specification  Language  (PSL)  or  SystemVerilog  has  made  assertionsmore  easy  to  write  and  very  powerful.  An  assertion  can  also  be  seenas  a  high-level  functional  specification  for  a  circuit  intended  for  monitoring  ofevents  over  time.We  developed  an  original  method  for  generating  hardware  that  monitors  signalswhose  behavior  is  specified  by  logical  and  temporal  properties  under  theform  of  assertions  in  declarative  form.  In  this  chapter,  we  shall  use  Accellera’sPSL  standard  (Accellera,  2003,  2004)  and  assume  the  reader  to  be  familiarwith  its  basic  concepts.  The  method  is  founded  on  a  library  of  primitive  digitalcomponents  and  a  technique  to  interconnect  them,  resulting  in  a  digitalmodule  that  can  be  properly  connected  to  the  signals  of  interest.  Monitoringcan  be  initialized  and  started  independently  from  the  system  under  scrutiny;it  runs  concurrently  with  the  system  under  verification  and  notifies  its  environment  when  the  property  checking  is  terminated  with  a  true  or  false  valueor  whether  the  property  is  still  being  evaluated,  possibly  with  a  transient  falsevalue.  Properties  over  finite  and  infinite  state  sequences  over  time  are  coveredby  the  method.  Monitors  under  this  method  may  be  used  for  design  verificationby  simulation.  But  their  primary  use  is  online  checking  during  either  hardwareemulation  for  debug  or  normal  system  operation  for  safety-critical  propertychecking.