基于Verilog-A的电荷泵锁相环行为级建模和模拟

本文介绍了一种使用Verilog-A语言进行行为级建模和模拟的方法，以设计电荷泵锁相环（Charge-Pump Phase-Locked Loop, CPPLL）。西安微电子技术研究所的乔文浩和邹务金通过模拟电路硬件描述语言Verilog-A完成了CPPLL的行为级建模，并在SpectreSVerilog平台上进行了数模混合仿真，验证了模型的准确性。文章指出，与传统的门级或管级设计相比，行为级设计具有显著优势，如模块化设计、可重用性以及在仿真时忽略半导体器件的物理和电学参数，从而在保证仿真正确性的前提下，显著提高仿真效率和减少仿真成本。

文章详细描述了锁相环中的关键组成部分，包括鉴频鉴相器（Phase Frequency Detector, PFD）、电荷泵（Charge Pump, CP）、低通滤波器（Low Pass Filter, LPF）和压控振荡器（Voltage Controlled Oscillator, VCO）。作者利用Verilog-A语言对这些部分进行了建模，并讨论了如何通过状态转移图来描述PFD的工作状态，以及电荷泵、低通滤波器和压控振荡器的工作原理和数学模型。

通过仿真结果，作者展示了当输入参考电压频率为20MHz时，CPPLL能够在1.6微秒内锁定并输出160MHz的稳定方波电压。文章最后指出，使用模拟电路硬件描述语言进行行为级建模是一种有效的策略，并且随着可编程模拟器件的出现，模拟电路硬件描述语言的发展将为模拟电路和数模混合电路设计自动化带来变革。