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时序逻辑电路设计

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标签: 时序逻辑电路设计

时序逻辑电路设计

时序逻辑电路的输出不但和当前输入有关,还与系统的原先状态有关,即时序电路的当前输出由输入变量与电路原先的状态共同决定。为达到这一目的,时序逻辑电路从某一状态进入下一状态时,必须首先设法“记住”原先的状态。作为时序逻辑电路的基本特征,时序逻辑电路应具有“记忆”功能。触发器是时序电路最常用的记忆元件。本章将首先介绍常用触发器的设计方法,然后介绍常用的时序电路:计数器、寄存器、移位寄存器、状态机等。6.1  基本D触发器的设计6.2  JK触发器6.3  带异步复位/置位端的使能T触发器6.4  基本计数器的设计6.5  同步清零的计数器6.6  同步清零的可逆计数器6.7  同步预置数的计数器6.8  带进制的计数器6.9  基本移位寄存器的设计6.10  同步预置数串行输出移位寄存器6.11  循环移位寄存器6.12  6位双向移位寄存器6.13  有限状态机的设计习题

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