Design Safe Verilog State Machine（Synplicity）

  One  of  the  strengths  of  Synplify  is  the  Finite  State  Machine  compiler.  This  is  a  powerfulfeature  that  not  only  has  the  ability  to  automatically  detect  state  machines  in  the  sourcecode,  and  implement  them  with  either  sequential,  gray,  or  one-hot  encoding.  But  alsoperform  a  reachability  analysis  to  determine  all  the  states  that  could  possibly  bereached,  and  optimize  away  all  states  and  transition  logic  that  can  not  be  reached.Thus,  producing  a  highly  optimal  final  implementation  of  the  state  machine.