Synthesizable Finite State Machine Design Techniques Using the New SystemVerilog 3.0 Enhancements

Synthesizable  Finite  State  Machine  Design  Techniques  Using  the  New  SystemVerilog  3.0  EnhancementsThis  paper  details  RTL  coding  and  synthesis  techniques  of  Finite  State  Machine  (FSM)  design  using  new  Accellera  SystemVerilog  3.0  capabilities.  Efficient  existing  RTL  coding  styles  are  compared  to  new  SystemVerilog  3.0  enhanced  coding  styles.  SystemVerilog  3.0  enumerated  type  and  implicit  port  connection  enhancements  are  emphasized  in  this  paper,  along  with  background  information  detailing  reasons  why  the  SystemVerilog  3.0  enhancements  were  implemented  as  defined.