基于层次法实现EOS芯片的后端设计

本文分析了深亚微米后端设计流程，提出基于层次法实现芯片后端设计的方法，并且在0.18umCMOS  工艺下实现6  百万门的EOS  芯片。在超大规模的芯片后端设计中，层次法设计方法优于展平法的设计方法。集成电路(Integrated  Circuit,  IC)是指在一半导体基板上，利用氧化、蚀刻、扩散等方法，将众多电子电路组成各式二极管、晶体管等电子组件，做在一个微小面积上，以完成某一特定逻辑功能，达成预先设定好的电路功能要求的电路系统。IC  设计是将系统、逻辑与性能的设计要求转化为具体的物理版图的过程，也是一个把产品从抽象的过程一步步具体化、直至最终物理实现的过程。IC  设计主要包括两个方面：(A)前端设计  (B)后端设计。前段设计是指设计人员根据系统所要求的功能与时序产生相应的逻辑网表，后端设计是指根据网表产生相应的版图。后端设计是整个集成电路(IC)设计过程中与产品研制和生产直接相关的设计过程，是集成电路设计的重要组成部分，后端设计的目的是将与工艺无关的通过硬件描述语言(HDL)表示的设计实现成与特定工艺相关的版图。后端设计直接关系到芯片的设计周期、生产成本和产品质量。后端设计以往通常是人工设计中耗时最多，差错率最高的设计过程，也是集成电路设计发展较快，自动化水平较高的领域。在超深亚微米工艺条件下，由于设计复杂度上升和新工艺带来的物理特性变化，后端设计在很多方面需要进行改进以适应新的设计环境。