热搜关键词: 数字信号处理RTOSC语言Linux射频电路

pdf

HS-3282 pdf datasheet (CMOS ARINC Bus Interface Circuit)

  • 1星
  • 2013-09-20
  • 317.05KB
  • 需要2积分
  • 2次下载
标签: HS3282

HS3282

datasheet

HS3282

CMOS

HS3282

ARINC

HS3282

Bus

HS3282

Interface

HS3282

Circuit

HS3282

The  HS-3282  is  a  high  performance  CMOS  bus  interfacecircuit  that  is  intended  to  meet  the  requirements  of  ARINCSpecification  429,  and  similar  encoded,  time  multiplexedserial  data  protocols.  This  device  is  intended  to  be  used  withthe  HS-3182,  a  monolithic  Dl  bipolar  differential  line  driverdesigned  to  meet  the  specifications  of  ARINC  429.  TheARINC  429  bus  interface  circuit  consists  of  two  (2)  receiversand  a  transmitter  operating  independently  as  shown  inFigure  1.  The  two  receivers  operate  at  a  frequency  that  isten  (10)  times  the  receiver  data  rate,  which  can  be  the  sameor  different  from  the  transmitter  data  rate.  Although  the  tworeceivers  operate  at  the  same  frequency,  they  arefunctionally  independent  and  each  receives  serial  data  asynchronously.The  transmitter  section  of  the  ARINC  businterface  circuit  consists  mainly  of  a  First-In  First-Out  (FIFO)memory  and  timing  circuit.  The  FIFO  memory  is  used  to  holdup  to  eight  (8)  ARINC  data  words  for  transmission  serially.The  timing  circuit  is  used  to  correctly  separate  each  ARINCword  as  required  by  ARINC  Specification  429.  Even  thoughARINC  Specification  429  specifies  a  32-bit  word,  includingparity,  the  HS-3282  can  be  programmed  to  also  operate  witha  word  length  of  25  bits.  The  incoming  receiver  data  wordparity  is  checked,  and  a  parity  status  is  stored  in  the  receiverlatch  and  output  on  Pin  BD08  during  the  1st  word.  [A  logic“0”  indicates  that  an  odd  number  of  logic  “1”  s  were  receivedand  stored;  a  logic  “1”  indicates  that  an  even  number  of  logic“1”s  were  received  and  stored].  In  the  transmitter  the  paritygenerator  will  generate  either  odd  or  even  parity  dependingupon  the  status  of  PARCK  control  signal.  A  logic  “0”  onBD12  will  cause  odd  parity  to  be  used  in  the  output  datastream.

展开预览

猜您喜欢

评论

登录/注册

积分规则

意见反馈

求资源

回顶部

推荐内容

热门活动

热门器件

随便看看

 
EEWorld订阅号

 
EEWorld服务号

 
汽车开发圈

 
机器人开发圈

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版 版权声明

北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编:100190

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2026 EEWORLD.com.cn, Inc. All rights reserved
×