VerilogHDL代码书写规范

本文档是一份关于Verilog HDL代码书写规范的指南，旨在提高代码的可读性、可修改性、可重用性，并优化代码综合和仿真结果。文档涵盖了Verilog HDL编码风格、编码中应注意的问题以及Testbench的编码等方面，适用于不同级别的Verilog模型设计。主要内容包括： 1. 命名习惯：建议使用有意义且连贯的缩写，明确大小写规则，全局信号名应包含来源信息，定义常数和类型用大写表示，并避免使用保留字。 2. 模块（Modules）：顶层模块应仅负责内部模块间的互连，每个模块应注明文件名、功能描述等信息，避免对输入进行驱动，保持代码清晰和模块化。 3. 网线和寄存器（Net and Register）：规定了对reg变量的赋值规则，向量有效位顺序的定义，以及对net和register类型的输出声明。 4. 表达式（Expressions）：建议使用括号表示执行优先级，用函数代替重复表达式，以及IF语句和case语句的编写规范。 5. 函数编写（Writing functions）：在函数最后给函数赋值，避免使用全局变量。 6. 赋值（Assignment）：区分过程赋值和连续赋值，强调敏感表的完整性，避免使用Disable，以及非阻塞赋值的使用。 7. 组合逻辑与时序逻辑（Combinatorial Vs Sequential Logic）：建议使用时序逻辑代替组合逻辑处理持续多个时钟周期的事件。 8. 宏（Macros）：使用“define”声明常数，并将它们放在独立文件中。 9. 注释（Comments）：对更新内容、语法块结尾进行注释，以及模块级注释的重要性。 10. 有限状态机（FSM）：状态分配、组合逻辑与时序逻辑的分离，以及对所有状态的处理。 文档还讨论了代码编写中容易出现的问题，如for-loop中的不变表达式、资源共享问题、条件算子中的资源共享、组合逻辑位置不同导致的触发器综合过多等，并提供了相应的解决方案。