基于ME算法的RS译码器VLSI高速实现方法

标签：算法 VLSI RS译码器

利用ME算法实现结构设计了一种低资源占用率、低成本的高速RS译码器。逻辑综合及仿真结果表明,基于Altera公司CycloneII系列FPGA的RS(255,239)译码器,工作时钟达210 MHz,可满足数据速率1.68 Gb·s-1的编译码要求。

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