XAPP708 -133MHz PCI-X到128MB DDR小型DIMM存储器桥

  The  Virtex-4  features,  such  as  the  programmable  IDELAY  and  built-in  FIFO  support,  simplifythe  bridging  of  a  high-speed,  PCI-X  core  to  large  amounts  of  DDR-SDRAM  memory.  Onechallenge  is  meeting  the  PCI-X  target  initial  latency  specification.  PCI-X  Protocol  Addendum  tothe  PCI  Local  Bus  Specification  Revision  2.0a  ([Ref  6])  dictates  that  when  a  target  signals  adata  transfer,  "the  target  must  do  so  within  16  clocks  of  the  assertion  of  FRAME#."  PCItermination  transactions,  such  as  Split  Response/Complete,  are  commonly  used  to  meet  thelatency  specifications.  This  method  adds  complexity  to  the  design,  as  well  as  additional  systemlatency.  Another  solution  is  to  increase  the  ratio  of  the  memory  frequency  to  the  PCI-X  busfrequency.  However,  this  solution  increases  the  required  power  and  clock  resource  usage.