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VerilogHDL那些事儿_建模篇

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建模

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黑金卡发板指导教程但不局限于黑金,适合初学者快速入门FPGA

文档内容节选

黑金动力社区系列教程 Verilog HDL 那些事儿 建模篇 黑金动力社区荣誉出品 黑金动力社区 httpwwwheijincom 书语 学习 Verilog HDL 和 FPGA 之间,始终会出现一组群体,他们都是徘徊在学习的边缘 在他们的心中一直回响着这样的一个问题:我在学什么,为什么不管我怎么学,我都没 有实感 没错这就是初学 Verilog HDL FPGA 的心声 在众多的 Verilog HDL 参考书,隐隐约约会会出现这样的一个建模建模在 Verilog HDL 的世界里是一个重要的基础,笔者始终无法明白,为什么参考书们怎么都不甘情愿 的好好描述它们建模顾名思义就是模块建立的省略FPGA 的逻辑资源,好比乐高 的积木,要组合乐高就是需要工具,那 Verilog HDL 就是 FPGA 建模的工具 Verilog HDL 作为建模的一个工具,但是没有技巧的使用它们是无法很好的发挥到它 读者们,曾经何时有没有为建模的规划而头疼过读者们,曾经何时有没有为天书般的 源码,想把头......

黑金动力社区系列教程
Verilog HDL
那些事儿
建模篇
黑金动力社区荣誉出品
黑金动力社区
http://www.heijin.com
书语
学习 Verilog HDL 和 FPGA 之间,
始终会出现一组群½,
他们½是徘徊在学习的边缘。
在他们的心中一直回响着这样的一个问题:
“我在学什么,为什么不管我怎么学,我½没
有实感 ... ” 没错这就是初学 Verilog HDL + FPGA 的心声。
在众多的 Verilog HDL 参考书,隐隐约约会会出现这样的一个“建模” 建模在 Verilog
HDL 的世界里是一个重要的基础,
笔者始终无法明½,
为什么参考书们怎么½不甘情愿
的½½描述它们。
“建模”顾名思义就是“模块建立”的省略。FPGA 的逻辑资源,½比乐高
的积木,要组合乐高就是需要工具,那 Verilog HDL 就是 FPGA 建模的工具。
Verilog HDL ½为“建模”的一个工具,
½是没有技巧的½用它们是无法很½的发挥到它。
读者们,曾经½时有没有为建模的规划而头疼过?读者们,曾经½时有没有为天书般的
源码,想把头去撞墙?到最后的最后,读者们,曾经½时有没有冲动想用一把火把全部
东西½烧掉。
这些心情笔者也拥有过,
而且笔者也干过,
这一切的一切½只是一个原因 :
“没有建模的技巧 ... ”
½络上常说学习 Verilog HDL 就是要明½什么是 RTL 级代码,多参考别人写的代码,
½是前提是“½½不½看懂别人在写什么,别人在设计什么,别人在做什么” 有一句学
Verilog HDL 那些事儿 - 建模篇
习 Verilog HDL 的名言 “参考别人的代码有如半死不活的受折磨” ½½看懂别人在写什
么的时候,估计在那之际½已经½成一具行尸走肉,这一切的一切½是:
“没有建模技巧 ... ”
在这里笔者没有攻击他人的意思,笔者始终觉得一个½的设计不仅是自己看得懂,而且
还要别人看得懂,设计的表达½力要直接,代码要整½,建模有结构。
笔者一直觉得可恨,为什么建模技巧½为 Verilog HDL 的基本功,它甚至比时序分析,
功½仿真来得更重要,½是却没有被重视。建模技巧的½½是难以估计,笔者一直深信
拥有建模技巧的建模,Verilog HDL 语言绝对不会亚于其他高级语言,甚至还可以超越
它们。关于这一点,这一本笔记已经可以证明。
很多初学 Verilog HDL + FPGA 的朋友会成为徘徊在边缘的一群,主要原因就是他们没
有掌握½建模技巧,而½成他们继续前进的一大阻碍。
在这里笔者将自己养成的建模技巧,故笔者称为“½级建模”这一建模技巧。笔者经过一
段时间½用后,编辑成为一本笔记。½让许更多初学的朋友越过这一段学习的大障碍。
黑金动力社区
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前言
说实话,在这本笔记还没有开始之前,笔者正是初到社会之际。那时候的笔者正½
是徘徊在学习 Verilog HDL + FPGA 的边缘,每天早上七时工½到晚上七时,失去大量
的学习热情的同时,再加上无法突破学习的障碍。笔者真的很想很想什么东西½不干,
甚至放下笔者所喜爱的学习。
在学习 Verilog HDL + FPGA 的时候,笔者有尝试过把头撞墙,表演“狮子” 最后笔者
一股劲将所有之前所学的资料,½一把火(Shift + Delete)通通烧掉。½似将所有有关
Verilog HDL + FPGA 的学习回½到零,那种心情笔者到现在还记忆犹新。
在工厂工½一段时间后,
不知为½学习的冲动一只从心里深处涌出! 笔者向自己说“½想
再一次接触 Verilog HDL + FPGA 呀,就这样放弃我真的很不甘心 ” 到底是偶然还是冥
冥之中,
笔者在 ourdev 上看见了 FPGA 黑金开发板 ...... ( 笔者真的很感谢黑金动力社
区的 AVIC 大大,很感谢他提供了一个给笔者编写这一本笔记的平台)
笔者告诉自己,不会再犯同样的错误,要找出“障碍的原因” 于是笔者开始测试许多不
同的实验,最后笔者发现到一个关键的东西,那就是“建模” 笔者为了证实自己的想法
是对的,就开始针对“建模”写了一本关于 Verilog HDL 建模技巧的思路篇笔记。
之后,想法越来越多,
“建模技巧”也越来越成熟。
Verilog HDL 那些事儿 - 建模篇
大约是 2010 年七月末 FPGA 黑金开发板开始发售了,笔者很意外的接到 AVIC 大大为
FPGA 黑金开发板写教程的要求。那时候的心情笔者真的很惊奇,因为笔者重来没有干
过这样的事情。笔者写学习笔记的目的是为了更½的反馈自己,想不到会成为另一种½
式的开端 ...
初头笔者一直犹豫着和担心着什么,½是笔者明½到如果某件事情发生在自己的身上就
一定有它的原因,此外笔者一直还有为建模技巧写一本实例篇的打算。就这样长达 3 个
月学习笔记开始编写了 ...
“½级建模”½为笔者的“建模技巧” 建模习惯)
,笔者真的很用心去记½每一个内容。½
然文中可½会出现许多“奇怪的字眼和用词” 关于这一点笔者希望读者们不要太认真,
笔者的语言½力有限,用字不½。如果文中有得½的地方,真的很抱歉,笔者一向½是
直言直语 ,单刀直入那种人。
akuei2 24-10-2010 上
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