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电源技术有限公司
文件名称
1.0
目的
规范 PCB 的设计思路，保证和提高 PCB 的设计质量。
2.0
适用范围
适用于 PCB Layout.
3.0
职责
PCB
工 程 师 ： 负 责
PCB
4.0
规定
4.1：Layout 部分…………………………………………………………2-19
4.2：工艺处理部分………………………………………………………20-23
4.3：检查部分……………………………………………………………24-25
4.4：安规½业部分………………………………………………………26-32
layout
工 ½
编
版
码
本
码
V01
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PCB layout
½业指导书
页
4.1 Layout 部 分
4.1.1 长线路抗干扰
高阻
R D
如：图二
½阻
R D
图一
图二
在图二中，PCB 布局时，驱动电阻 R3 应靠近 Q1（MOS 管）
，电流取样电阻 R4 应靠近 U1 的第 3Pin，
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即上图一所说的 R、D 应½量缩短高阻抗线路。又因运算放大器输入端阻抗很高，易受干扰。输出
端阻抗较½，不易受干扰。一条长线相½于一根接收天线，容易引入外界干扰
。
又如图三：
（A）
Q3
Q3
电路一
电路一
（B）
电路二
电路二
在图三的 A 中排版时，R1、R2 要靠近三极管 Q1 放½，因 Q1 的输入阻抗很高，基极线路过长，
易受干扰，则 R1、R2 不½远离 Q1。
在图三的 B 中排版时，C2 要靠近 D1，因为 Q3 三极管输入阻抗很高，如 Q2 至 D1 的线路太长，
易受干扰，则 C2 应移至 D1 附近。
4.1.2、小信号走线½量远离大电流走线，忌平行。
小信号线
大
大电流走线
4.1.3、小信号处理电路布线½量集中，减少布板面积提高抗干扰½力。
4.1.4、一个电流回路走线½可½减少包围面积。
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信号线
如：电流取样信号线和来自光耦的信号线
4.1.5、光电耦合器件，易受干扰，应远离强电场、强磁场器件，如大电流走线、变压器、高电½
脉动器件等。
4.1.6、多个 IC 等供电，Vcc、地线注意。
并联单点接地，互不干扰。
串联多点接地，相互干扰
4.1.7、弱信号走线，不要在棒½电感、电流环等器件下走线。
如以前 SU450，电流取样线在批量生产时发生磁芯与线路铜箔相碰，造成故障。
4.1.7.1 噪声要求
4.1.7.1.1、½量缩小由高频脉冲电流所包围的面积，如下（图一、图二）
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图一
一般布板方式：
散热器
图二
4.1.7.1.2、滤波电容½量贴近开关管或整流二极管如上图二，C1 ½量靠近Q1，C3 靠近D1 等
4.1.7.1.3、脉冲电流流过的区域远离输入、输出端子，½噪声源和输入、输出口分离，如 A105。
管
电路
图三
图三：MOS 管、变压器离入口太近，EMI 传导通不过。
入口
图四
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管 管
电路
电路
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图四：MOS 管、变压器远离入口，EMI 传导½通过。
4.1.7.1.4、控制回路与功率回路分开，采用单点接地方式，如图五。
功率部分
+
地
T
GND
4
控制部
3
2
1 光耦
+
图五
1、3842、3843、2843、2842IC 周
围的元件接地接至 IC 的地脚
（第 5 脚）
；再从第 5 脚引出至大
电容地线。
2
光 耦 第
3
脚 地 接 到
IC
的 第
2
脚，第 2 脚接至 IC 的 5 脚上。
图六
4.1.7.1.5、必要时可以将输出滤波电感安½在地回路上。
4.1.7.1.6、用多只 ESR ½的电容并联滤波。
4.1.7.1.7、用铜箔进行½感、½阻配线，相邻之间不应有过长的平行线，走线½量避免平行、交
叉用垂直方式，线½不要突变，走线不要突然拐角（即：≤直角）
。
4.1.7.2、抗干扰要求
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